qq_39296270的博客

原创 使用Verilog来实现奇数分频

通常在面试中面试官可能会问到关于奇数分频的实现，比如三分频，五分频，七分频等，根据自己推敲和理解，并且总结规律，给出自己对于奇数分频的实现。首先，为了更好理解什么是三分频，五分频，七分频等，我们假设一个输入时钟的时钟周期为1s，则三分频后的输出时钟clk_out的时钟周期则为3s,同理，五分频的为5s，七分频的为7s，为了实现奇数分频，我们首先需要两个计数器，用来数时钟周期个数，一个以时钟上升沿为起点开始数，一个以时钟下降沿为起点开始数，并用这两个计数器来设计得到clk_s和clk_x，则c...