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RSS订阅原创 【RISCV A拓展解析--Eventual Success of Store-Conditional Instructions】
本文详细阐述了constrained LR/SC loop的真实含义和设置原因，便于大家理解
2024-11-03 10:46:03
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原创 浅谈SPICE原理及应用
SPICE（Simulation program with Integrated Circuit Emphasis）作为电路级模拟程序，是许多仿真软件的核心，比如Tanner Tools、Cadence。本文旨在向初学者介绍SPICE的概况、原理以及应用，帮助初学者对SPICE建立一个基础的概念。
2020-09-26 20:22:22
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原创 同步FIFO存储器verilog实现
同步FIFO存储器verilog实现目录：PART1 原理PART2 代码框架及思路PART3 代码实现PART4 仿真PART1:原理FIFO表示先入先出（FIRST IN FIRST OUT），它是一种存储器结构，被广泛应用于芯片设计中。FIFO由存储单元队列或阵列构成，第一个被写入队列的数据也是第一个从队列中读取的数据。FIFO可以满足下列需求：（1）当输入速率和输出速率不匹...
2020-05-01 14:59:38
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原创 流水线加法器verilog
流水线加法器verilog对于位数比较小的数值相加，计算机可以在一个时钟周期内完成相加的过程，比如32位的加法器，我们比较容易满足其定时需求。但是如果我们需要将两个64位的数值相加，计算机就可能不能在一个时钟周期内完成。此时我们可以考虑流水线来解决这个问题。我们可以使用两个32位的加法器，其中一个加法器执行低32位的加法，在一个时钟周期之后第二个加法器执行高32位的加法，与此同时，下一个64位...
2020-04-30 10:27:34
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原创 计时（微秒、毫秒、秒）脉冲的产生verilog
计时（微秒、毫秒、秒）脉冲的产生在SoC设计中，有时需要产生微秒、毫秒或者秒脉冲。设计一个定时器电路可以供其他电路使用，以降低逻辑资源消耗。整体思路是，假如输入时钟为100M，则每个时钟周期为10ns，则1us的脉冲可以计数100次。1ms的脉冲可以利用1us的脉冲计数1000次，1s的脉冲可以利用1ms的脉冲计数1000次。模块代码如下所示：测试代码如下：仿真结果如下：...
2020-04-28 17:31:54
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原创 全握手机制verilog实现
全握手机制verilog实现PART1:基本原理在不同时钟域之间进行数据传输时，可以考虑使用握手同步机制。握手同步机制分为半握手和全握手。当从低频时钟域向高频时钟域传输数据时，半握手机制比较适用，这是由于接收端可以更快地完成操作。但是当从高频时钟向低频时钟传输数据时，则需要全握手机制。握手同步机制的工作步骤：（1）发送端在t_clk时钟域下将需要发送的数据准备好后，将t_rdy信号置为有...
2020-04-27 23:59:44
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原创 简单串行CRC的verilog实现
简单串行CRC的verilog实现CRC（Cyclic Redundancy Check，循环冗余校验）是数据传输中常用的一种差错控制编码方式，针对要发送的数据帧，使用一些特定的多项式可以计算出CRC校验结果，CRC校验结果和原始数据一起传输到接收端。本例建立一个多项表达式为x8+x2+x+1的CRC算法，步骤如下：a.计算CRC之前，CRC寄存器初始化为一个已知的值（初始值），接收端的CR...
2020-04-25 15:43:11
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原创 简单4个8位存储器读写verilog实现
本文主要思路是建立一个4个8位寄存器，然后在顶层文件中对这四个寄存器写入数值，最后在四个存储器中读取数值。其模块框图如下：下面是verilog代码实现：（1）存储器模块module device_regs(clk,reset,data_in,data_adr,wr_en,rd_en,read_data);input clk,reset;input wr_en, rd_en;input...
2020-04-22 22:37:14
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原创 RS232串口通信的verilog实现
RS-232串口通信的verilog实现RS-232是一种串行数据通信的接口标准，广泛用于计算机串行接口外设连接。具有以下三个特征：（1）异步通信（2）能够进行全双工通信（3）最大传输速率大概为10KBtye/sRS-232可以使用DB-9连接器，如下所示，共有9个管脚实际上，只需要三个管脚就可以实现RS-232串行通信了pin2 :RxD （reciever data）pin...
2020-04-20 13:51:59
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空空如也
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