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SystemVerilog
文章平均质量分 86
SystemVerilog学习笔记
请叫我去学习5555
这个作者很懒,什么都没留下…
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面向对象编程基础
面向对象(object-oriented programming,OOP)就是把数据及对数据的操作方法放在一起,作为一个相互依存的整体。在SystemVerilog中这样做的附加好处是测试平台和设计细节分开了,他们变得更加可靠,更加易于维护并且在将来的项目中可以重复使用。原创 2024-04-10 13:21:48 · 605 阅读 · 1 评论 -
SystemVerilog中的断言(Assertion)
1.简介SystemVerilog断言(SVA)主要是用于验证设计的行为,其主要功能有两点:在特定条件或事件序列的故障上生成警告或错误;收集功能覆盖率的数据。2.立即断言(Immediate Assertion)立即断言执行时如同过程语句,她在程序执行到这个程序块使立即执行,并且可以结合$fatal,$error,$warning和$info函数给出不同级别的消息提示。断言比if语句更加紧凑,且断言里面的逻辑跟if语句是相反的。设计者应该期望括号内的表达式为真,否则输出一个错误。原创 2024-04-07 15:03:59 · 1794 阅读 · 0 评论 -
SystemVerilog中的接口(interface)
随着设计复杂度的增加,模块间的连接也变的复杂。两个RTL模块之间可能有几十个连接信号,这对于设计和验证人员来说都大大增加了工作量并且容易出错。解决上述问题的方法就是使用interface(接口),它是SystemVerilog中代表一捆连线的结构,也是具有智能同步和连接功能的代码。图1是测试平台和仲裁器使用通信接口的实例。正常来说,国内采用SystemVerilog进行设计的公司还很少,因此一般RTL级代码依然是Verilog-2001规范,输入输出采用的都是端口形式。接口的信号也可以直接连到端口上。原创 2024-04-03 16:37:09 · 1816 阅读 · 1 评论 -
SystemVerilog数据类型和操作方法
逻辑类型相当于verilog中reg变量的改进版,是的变量可以被连续赋值、门单元和模块所驱动;任何使用线网的地方都可以使用logic,唯一要注意的是logic不能进行多驱。原创 2024-04-03 10:04:17 · 1413 阅读 · 1 评论