FPGA设计中，zynq三种实现GPIO的方式

FPGA设计中，zynq三种实现GPIO的方式

今天给大侠带来FPGA设计中zynq三种实现GPIO的方式，话不多说，上货。

MIO和EMIO方式是使用PS部分的GPIO模块来实现GPIO功能的，支持54个MIO（可输出三态）、64个输入和128个输出（64个输出和64个输出使能）EMIO，而IP方式是在PL部分实现 GPIO功能，PS部分通过M_AXI_GP接口来控制该GPIO IP模块；另外EMIO模块虽然使用PS部分GPIO但也使用了PL部分的管脚资源。

一、MIO方式实现GPIO

vivado中zynq设置如下图：

由图中可见要选中打开GPIO，其下自动显示可用于GPIO的MIO（当MIO作为其他功能时就不能作为GPIO使用了），其中MIO 7、MIO 8只能作为输出使用，因为它们用于VMODE管脚。

软件部分如下：

二、EMIO方式实现GPIO

vivado中zynq设置如下图：

图中可知GPIO中选择使用EMIO，并选择位宽（这里例子中选择3）；其vivado中连接如下图：

上图可知除了FIXED IO和DDR接口外，还多了3个3对（一个输入，一个输出和一个输出使能）GPIO管脚。

不同于MIO，这里三个IO管脚（一个输入，一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO）要绑定到芯片对应管脚上。

软件部分如下：

类似MIO方式（都为PS部分GPIO操作），设置为输出并设置输出使能，但要注意这里的GPIO号是从54开始的3个。

三、IP方式实现GPIO

vivado中zynq设置如下图：

图中可知GPIO中MIO和EMIO都不选择，但要打开M_AXI_GP接口（这里选择M_AXI_GP0）和复位管脚，如下图：

当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分，这里选择FCLK_CLK0输出50MHz，如下图：

推荐加入zynq后，不要自动连接，再加入gpio并位宽设置为3，具体设置如下图：

GPIO设置好后，再点击上面的蓝色字体的自动连接，即可得到上面的连接，这样可以减少手动连接量。

最后vivado中连接如下图：

与EMIO类似需要将顶层三个GPIO管脚要绑定到芯片对应管脚上。

软件部分如下：

这里实现的功能与EMIO方式中功能相同，当时IP方式中为PL部分实现的GPIO，所以调用的函数与前面两种GPIO实现函数不同，注意包含的GPIO头文件，前两种是#include "xgpiops.h"，而这最后一种为#include "xgpio.h"。

四、总结

MIO和EMIO方式使用PS部分的GPIO模块，其中MIO方式不占用PL部分资源，其输出管脚只能为固定的54个（而且要在未被其它外设使用的情况下），EMIO方式会占用PL的管脚资源，其管脚可在PL部分任意选择（除特殊功能管脚），IP方式除了占用PL部分管脚资源外还会占用PL部分逻辑资源，所以其GPIO功能在PL部分实现其调用函数也和前两种不同，最后EMIO和IP方式在vivado都需要绑定管脚。

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完

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