qq_40310273的博客

在Verilog HDL中用parameter来定义常量，即用parameter来定义一个标识符代表一个常量，称为符号常量，即标识符形式的常量,采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据是一种常数型的数据，其说明格式如下：parameter 参数名1＝表达式，参数名2＝表达式, …， 参数名n＝表达式；上面就是现在大多数教材中对parameter 的定义和使用，参数型常数经常用于定义延迟时间和变量宽度。parameter可用作在...

Xilinx FPGA 编程技巧之常用时序约束详解基本的约束方法为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径以及异常路径为： 输入路径（Input Path），使用输入约束 寄存器到寄存器路径（Register-to-Register Path），使用周期约束 输出路径（Output Path），使用输出约束 具体的异常路径（Path specific exceptions），使用虚假路径、多周期路径约束 一、 输入约束Inp

今日说“法”：是谁动了我的JTAG口？欢迎大侠来到FPGA技术江湖新栏目今日说“法”，当然，在这里我们肯定不是去研究讨论法律法规知识，那我们讨论什么呢，在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等，欢迎大家一起学习交流，有好的灵感以及文章随笔，欢迎投稿，投稿请标明笔名以及相关文章，投稿接收邮箱：1033788863@qq.com。今天带来的是“是谁动了我的JTAG口？”，话不多说，上货。在FPGA研发及学习过程中，有一个关键步骤就是下板实现，做硬件“硬现”很重要，一般来说用JTAG口比

如何操作SDRAM的自刷新命令而不影响正常读写操作？今天和大侠简单聊一聊如何操作SDRAM的自刷新命令而不影响正常读写操作，话不多说，上货。在做SDRAM设计中，大家都有所了解，SDRAM从开始工作，一直伴随着64ms刷新一遍的最基本规定(假设该SDRAM有4096行，那么必须大约15us的时间就要发出一次自刷新命令)，这是为了保持SDRAM内数据能够在上电以后一直保持的原因，具体原因就不多解释了，我们还是以实际操作为主。正常情况下，我们要不断地对SDRAM进行读或者写操作，这样才能实现f...

简谈卷积—幽默笑话谈卷积今天和大侠简单聊一聊卷积，话不多说，上货。关于卷积，之前在大学时候学信号与系统的时候就感觉理解的不是很深刻，我于是心想一定要把卷积完全搞明白。经过一段时间的思考之后，有一些很有趣的体会和大家分享。据说卷积这种运算式物理学家发明的，在实际中用得不亦乐乎，而数学家却一直没有把运算的意义彻底搞明白。仔细品一下，还是有那么点滋味的。下面先看一下剑桥大学的教科书对卷积的定义：我们都知道这个公式，但是它有什么物理意义呢，平时我们用卷积做过很多事情，信号处理时，输出函数是输入函

FPGA设计中 有符号数、无符号数今天给大侠聊一聊FPGA设计中有符号数以及无符号数，话不多说，上货。在设计中，所有的算数运算符都是按照无符号数进行的。如果要完成有符号数计算，对于加、减操作通过补码处理即可用无符号加法完成。对于乘法操作，无符号数直接采用“*”运算符，有符号数运算可通过定义输出为 signed 来处理。通过“*”运算符完成有符号数的乘法运算。上述程序在 ISE 中的综合结果如下图所示，从其 RTL 结构图可以看到乘法器标注为“signed” ，为有符号数乘法器。仿

简谈FPGA设计中系统运行频率计算方法与组合逻辑的层级今天和大侠简单聊一聊FPGA设计中系统运行频率计算方法与组合逻辑的层级，话不多说，上货。我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完成再选用大小合适的芯片实现。对于后者，我们需要一个比较精确的预估，我们的设计能跑50M，100M 还是133M？首先让我们先来看看Fmax 是如何计算出来的。图（1）是一个通用的模型用来计算FPGA的。我们可以看

简谈FPGA实现高斯滤波今天和大侠简单聊一聊FPGA实现高斯滤波，话不多说，上货。1、高斯滤波器的实现方式方法1：与高斯核直接进行卷积实现，这样使用的资源和乘法器 加法器都会很多。例如3*3窗口的滤波核进行卷积运算，一共需要进行9次乘法和8次加法。方法2：采用两个一维的高斯滤波进行两次滤波，即先对行进行一维滤波，然后再对列进行一维滤波，这样计算简单，降低了复杂度。比较两种方法，采用第二种实现方法。2、行列分离计算方法采用下图的计算方法，其中对边界的处理填0处理。..

简谈基于fpga设计9/7小波变换原理9/7小波变换包括行变换，列变换。其中行变换包括第一步行变换，第一步行更新，第二步行变换，第二步行更新。 列变换包括第一步列变换，第一步列更新，第二步列变换，第二步列更新。其中第二步行更新后要进行列变换，在这里要进行串行转并行。最后交织部分是把低频信息放在一起，高频信息放在一起。【QQ交流群】群号：173560979，进群暗语：FPGA技术江湖粉丝。多年的FPGA企业开发经验，各种通俗易懂的学习资料以及学习方法，浓厚的交流学习氛.

FPGA工程师用了都喜欢的编辑神器—Vs Code大侠好，今天是“宁夏李治廷”本人头一次和各位见面，先给各位推荐一个经本人长期使用感觉还不错，周边反响也不错的编译器。以后机会多多，慢慢分享一些项目开发以及深造学习方面的内容，欢迎各位大侠一起切磋交流，华山论剑，不论成败，取其精华，去其糟粕，共同进步。话不多说，上货。Visual Studio Code 可以从应用商店直接获取，这里，为了给大侠行个方便，也提供了安装包网盘链接。如何获取安装包网盘链接，请在“FPGA技术江湖”内回复“Vs Code”

FPGA 高级设计：时序分析和收敛今天给大侠带来FPGA 高级设计：时序分析和收敛，话不多说，上货。这里超链接一篇之前的STA的文章，仅供各位大侠参考。FPGA技术江湖：FPGA STA(静态时序分析)什么是静态时序分析？静态时序分析就是Static Timing Analysis，简称 STA。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。下面举一个最简单

FPGA设计的三大黄金法则今天给大侠简单带来FPGA设计中的三大黄金法则，话不多说，上货。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括 可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。FPGA利

FPGA STA(静态时序分析)今天给大侠带来FPGA STA(静态时序分析)，话不多说，上货。一、概述1.1 概述在快速系统中FPGA时序约束不止包含内部时钟约束，还应包含完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此。FPGA时序约束中IO口时序约束也是一个重点。仅仅有约束正确才能在快速情况下保证FPGA和外部器件通信正确。1.2 FPGA总体概念因为IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个总体分析，当中...

简谈FPGA的片内资源今天和大侠简单聊一聊FPGA的片内资源，话不多说，上货。主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、DCM和DSP）的硬核（ASIC型）模块。如图所示，FPGA芯片主要由7部分组成，分别为：可编程输入输出单元（IOB）、基本可编程逻辑单元（CLB）、完整的时钟管理（DCM）、嵌入式块RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。1、可编程输入输出单元（IOB）为了便于管理和适应多种电气标准.

FPGA Verilog-1995 VS Verilog-2001今天给大侠带来FPGA Verilog 1995-VS Verilog-2001，话不多说，上货。2001年3月IEEE正式批准了Verilog‐2001标准（IEEE1364‐2001），与Verilog‐1995相比主要有以下提高。1、模块声明的扩展(1).Verilog‐2001允许将端口声明和数据类型声明放在同一条语句中，例子如下：(2).Verilog‐2001中增加了ANSIC风格的输入输...

FPGA 之 SOPC 系列 汇总篇FPGA 之 SOPC 系列已经连载了九篇，该系列目前更新完毕，现给各位大侠整理一下第一篇至第九篇的汇总篇，以方便参考学习。第一篇：概述、SOPC技术、NIOS II 软核处理器本篇幅介绍了SOPC技术及Altera可用于SOPC的FPGA，重点介绍了32位NIOS II软核处理器。电子设计自动化技术的发展历史是一个不断创新的过程，这种创新包括理论创新、技术创新和应用创新。每一种创新都能开拓出一个新的领域，带来新的市场，产生重大的影响。第一篇：概述、SOP

FPGA 之 SOPC 系列（九）SOPC 补充：altera与xilinx对比今天给大侠带来今天带来FPGA 之 SOPC 系列第九篇，同时也是最后一篇，SOPC 补充：altera与xilinx对比，希望对各位大侠的学习有参考价值，话不多说，上货。本篇主要对altera和xilinx开发做了个总结，同时对SOPC做了简单的开发流程对比，可以帮助在掌握altera的SOPC开发的基础很快的学习xilinx的SOPC开发。以下为本篇的目录简介： 9.1 开发工具对比 9.2 开发

FPGA 之 SOPC 系列（八）程序固化今天给大侠带来今天带来FPGA 之 SOPC 系列第八篇，程序固化，希望对各位大侠的学习有参考价值，话不多说，上货。本篇主要讲解在完成软件与硬件开发之后，如果利用flash烧写工具对工程的固化，达到产品级自动配置。以下为本篇的目录简介： 8.1 IDE Flash Programmer介绍 8.2 用户程序引导 8.3 使用IDE Flash Programmer 编程 8.1 IDE Flash Programmer.

FPGA 之 SOPC 系列（七）NIOS II 高级技术今天给大侠带来今天带来FPGA 之 SOPC 系列第七篇，NIOS II 高级技术，希望对各位大侠的学习有参考价值，话不多说，上货。本篇是有关SOPC的深入设计，帮助读者掌握如何定制用户指令。定制用户逻辑外设和定制用户指令是使用Nios II嵌入式软核处理器的SOPC系统的重要特性，用户还可以通过定制用户逻辑外设和定制用户指令来实现各种应用要求，同时介绍了Nios II C语言至硬件加速编译器(C2H)。以下为本篇的目录简介： 7.

FPGA 之 SOPC 系列（六）Nios II 程序开发 II今天给大侠带来今天带来FPGA 之 SOPC 系列第六篇，Nios II 程序开发 II，希望对各位大侠的学习有参考价值，话不多说，上货。本篇接着第五篇继续介绍NIOS II的寄存器级编程方式，以该方式的定时器的编程实例应用。以下为本篇的目录简介： 6.1 项目文件的管理 6.2 寄存器级编程 6.3 定时器应用 6.1 项目文件的管理每个C工程中，可以以功能为依据对源文件迕行文件夹分类。文件.

FPGA 之 SOPC 系列（五）Nios II 软件使用与程序开发 I今天给大侠带来今天带来FPGA 之 SOPC 系列第五篇，Nios II软件使用与程序开发 I，希望对各位大侠的学习有参考价值，话不多说，上货。本篇首先简单介绍Nios II IDE开发环境的使用；然后重点介绍了硬件抽象层(HAL)系统库，包括HAL下的基本应用程序开发和实操训练，包括了字符型外设的应用和中断机制的实现。以下为本篇的目录简介： 5.1 Nios II IDE简介 5.2 设置工程系统库属性和编

FPGA 之 SOPC 系列（四）NIOS II 外围设备--标准系统搭建今天给大侠带来今天带来FPGA 之 SOPC 系列第四篇，NIOS II 外围设备--标准系统搭建，希望对各位大侠的学习有参考价值，话不多说，上货。本篇主要以一个标准硬件平台的搭建为例，介绍了Nios II处理器常用外围设备(Peripherals)内核的特点、配置，供读者在使用这些外设定制Nios II系统时查阅。这些外设都是以IP核的形式提供给用户的，用户可以根据实际需要把这些IP核集成到Nios II系统中去。主要介

FPGA 之 SOPC 系列（三）Nios II 体系结构今天给大侠带来今天带来FPGA 之 SOPC 系列第三篇，Nios II 体系结构，希望对各位大侠的学习有参考价值，话不多说，上货。本篇的目的是让大侠建立一个Nios II处理器的概念，了解一些Nios II处理器的工作细节，这对开发出高效率、相对完善的程序是非常有好处的。体系结构（Architecture）主要用来描述面向程序员的CPU抽象，而不是其具体实现。本篇先介绍Nios II处理器构架，接着介绍NiosII的寄存器文件(Regi

FPGA 之 SOPC 系列（二）SOPC开发流程及开发平台简介今天给大侠带来今天带来FPGA 之 SOPC 系列第二篇，SOPC开发流程及开发平台简介相关内容，希望对各位大侠的学习有参考价值，话不多说，上货。本篇首先详细介绍了SOPC开发的基本流程，然后通过实际操作的视频，生动详细的讲述了一个简单的SOPC系统的设计过程，包括使用Quartus II、SOPC Builder定制Nios II系统以及利用Nios II IDE进行应用程序开发。本篇力求以实例的途径让读者以最快的方式了解SOPC开发

简谈FPGA设计中不同设计方法资源消耗对比今天和大侠简单聊一聊FPGA设计中不同设计方法硬件资源消耗对比，话不多说，上货。在这里，我们使用Verilog HDL 设计计数器，通过两种不同的写法，对比资源消耗。计数器实现的功能是计数记到24，清零，然后重新计数。很简单的两个例子，让我们来看一看。第一种设计方法，代码如下：module count_1(clk, rst_n, dout); input clk; input rst_n; output [4..

Verilog HDL 语法学习笔记今天给大侠带来Verilog HDL 语法学习笔记，话不多说，上货。关于详细的VHDL语法以及Verilog HDL语法可参见往期文章。一周掌握 FPGA VHDL Day 7 暨汇总篇一周掌握FPGA Verilog HDL语法 汇总篇一、Verilog HDL 简介1.1 Verilog HDL 的历史Verilog HDL 语 言 最 初 是 作为 Gateway Design Automation 公 司 （ Gateway..

一周掌握FPGA Verilog HDL语法 汇总篇今天给大侠带来的是一周掌握FPGA Verilog HDL 语法 汇总篇，在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程。当然，学习 Verilog HDL语法也是一样，首先你要了解什么是Verilog HDL，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。每日十分钟，坚持下去，量变成质变。之前连载了一周，现应各位大侠要求，为了更加方便各位大侠学习参考，先整理汇总如下。一周掌握FPGA Verilog H

一周掌握FPGA Verilog HDL语法 day 7今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第七天，也就是最后一天。最后两天推出思考题（附参考答案），大侠可以自行思考，检测一下自己这一周的语法学习效果，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。14)在下题中循环执行完后，V的值是多少？ reg [3:0] A; reg V ,W; integer K; .

一周掌握FPGA Verilog HDL语法 day 6今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第六天。上一篇提到了编译预处理（宏定义 define、“文件包含”处理include、时间尺度 timescale、条件编译命令ifdef、else、endif），经过五天的Verilog HDL基础语法的学习，基本语法差不多都在这里了，最后两天推出思考题（附参考答案），大侠可以自行思考，检测一下自己这一周的语法学习效果，结合实例理解理论语法，会让你理解运用的更加透彻。下

一周掌握FPGA Verilog HDL语法 day 5今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第五天。上一篇提到了case语句、循环语句（forever、repeat、while、for）、结构说明语句（initial、always、task、 function）等，此篇我们继续来看编译预处理，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。编译预处理Verilog HDL语言和C语言一样也提供了编译预处理的功能.

一周掌握FPGA Verilog HDL语法 day 4今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第四天。上一篇提到了阻塞与非阻塞、条件语句、块语句等，此篇我们继续来看case语句以及后续其他内容，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。case语句case语句是一种多分支选择语句，if语句只有两个分支可供选择，而实际问题中常常需要用到多分支选择，Verilog语言提供的case语句直接处理多分支选择。c.

一周掌握FPGA Verilog HDL语法 day 3今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第三天。上一篇提到了变量可分为wire型、reg型、memory型，各种运算符，此篇我们继续来看赋值语句和块语句以及后续其他内容，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。赋值语句和块语句赋值语句在Verilog HDL语言中，信号有两种赋值方式：(1).非阻塞(Non_Blocking)赋值方式( ..

一周掌握FPGA Verilog HDL语法 day 2今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第二天。上一篇提到了整数型以及参数型，此篇我们继续来看变量以及后续其他内容，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。变量变量即在程序运行过程中其值可以改变的量，在Verilog HDL中变量的数据类型有很多种，这里只对常用的几种进行介绍。网络数据类型表示结构实体(例如门)之间的物理连接。网络类型的变量不能储存值，.

一周掌握FPGA Verilog HDL语法 day 1今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程，当然，学习Verilog HDL语法也是一样，首先你要了解什么是Verilog HDL，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电

一周掌握 FPGA VHDL Day 7 暨汇总篇今天给大侠带来的是一周掌握 FPGA VHDL Day 7，今天开启第七天，带来VHDL综合。由于综合内容篇幅较短，本篇也带来一周的汇总篇，话不多说，上货。七、VHDL综合把VHDL描述转化为门级电路描述，设计过程中的每一步都可称为一个综合环节。(1) 从自然语言转换到VHDL语言算法表示，即自然语言综合；(2) 从算法表示转换到寄存器传输级(Register Transport Level， RTL)，即从行为域到结构域的综合，即.

一周掌握 FPGA VHDL Day 6今天给大侠带来的是一周掌握 FPGA VHDL Day 6，今天开启第六天，带来VHDL仿真。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。六、VHDL仿真仿真（Simulation，也称模拟），不接触具体的硬件系统利用计算机对电路设计的逻辑行为和运行功能进行模拟检测，较大规模的VHDL系统设计的最后完成必须经历多层次的仿真测试过程，包括针对系统的VHDL行为仿真、分模块的时序仿真和硬件仿真，直至最后系统级的硬件仿真测试。.

一周掌握 FPGA VHDL Day 5今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。五、常用电路的VHDL程序计数器：比较器：奇数倍分频：8位奇偶校验电路：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY p_check IS PORT (a: IN STD_LOGIC_VECTOR.

一周掌握 FPGA VHDL Day 1今天给大侠带来的是一周掌握 FPGA VHDL Day 1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。在学习中，学习任何东西都有一个过程，一个初步认识到慢慢了解再到精通掌握的过程，当然，学习 VHDL 语法也是一样，首先你要了解什么是VHDL，然后结合实践再遵从理论，你才可能理解的更加迅速更加透彻。每日十分钟，坚持下去，量变成质变。VHDL语言VHDL:VHSIC Hardware Description Language.H.

FPGA的三个时代，最初三十年的回顾（附原英文资料）来源：本文翻译自IEEE Fellow Stephen M. (Steve) Trimberger写的文章Three Ages of FPGAs: A Retrospective on the First Thirty Years of FPGA Technology。导读在 AMD 收购 Xilinx 之后，市场上关于 FPGA 的讨论又多了起来。为了帮助大家了解一下 FPGA 这个已经面世三十多年的产品。这篇文章由IEEE较早发表，可.

算法系列：彩色转灰度今天和大侠简单聊一聊彩色转灰度的算法，话不多说，上货。一、基础对于彩色转灰度，有一个很著名的心理学公式：Gray = R0.299 + G0.587 + B*0.114二、整数算法而实际应用时，为了避免低速的浮点运算，所以需要整数算法。注意到系数都是3位精度的没有，我们可以将它们缩放1000倍来实现整数运算算法： Gray = (R299 + G587 + B*114 + 500) / 1000RGB一般是8位精度，现在缩放1000倍，所以上面..