![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
文章平均质量分 61
FPGA学习
FPGA开源工坊
FPGA技术交流群:838607138
微信公众号: FPGA开源工坊
展开
-
FPGA学习网站推荐
FPGA学习网站推荐原创 2024-06-23 22:24:55 · 302 阅读 · 0 评论 -
FPGA图像处理--CLAHE算法(一)
在介绍CLAHE算法之前必须要先提一下直方图均衡化,直方图均衡化算法是一种常见的图像增强算法,可以让像素的亮度分配的更加均匀从而获得一个比较好的观察效果。左边是原图,右边是经过直方图均衡化后图,可以看到肋骨什么的可以更加清晰的显示了出来,能够更好的观察到肋骨等位置的细节。最左侧为原图,中间为直方图均衡化后的结果,最右侧为CLAHE算法的效果。但是美中不足的是总感觉有的地方太亮了,干扰到了我们的观察。从视觉效果上来看,CLAHE算法的效果最为明显。如下图就是经过直方图均衡化后的效果图。原创 2024-05-31 21:56:34 · 323 阅读 · 0 评论 -
FPGA压缩算法 (一)
量化器根据预定义的逼真度标准来减少映射变换器输出的精确性,以便试图去除心理视觉的冗余信息,这个过程是不可逆的,也是区分无损压缩和有损压缩的关键步骤,如果在量化的过程中有信息的丢失,那么就是有损压缩,若量化过程中没有信息的丢失那么就是无损压缩,最后的编码器用于减少编码冗余。在图像压缩算法中可以采用哈夫曼编码的方式对编码冗余的信息进行压缩,可以采用预测的方式来减少像素间冗余,可以采用量化的方式完成心理视觉冗余信息的去除。心理视觉冗余:也就是视觉上不重要的信息,因为人眼对色彩信息的敏感度是有限的。原创 2024-04-14 17:10:44 · 478 阅读 · 0 评论 -
FPGA实现Canny算法(Verilog)
在边缘检测算法里面Sobel是比较简单的一个算法,但是其检测出来的边缘往往是比较粗的,效果不是很好,因为我们最理想的边缘肯定就是一个宽度为1的细线。Canny算法在此基础上进行了改进,通过使用边缘的梯度信息进行非最大值抑制(NMS)和利用双阈值,这些措施消除了假性边缘,提高了边缘检测的效果。原创 2024-04-04 22:04:14 · 591 阅读 · 0 评论 -
FPGA实现CLAHE算法(Verilog)
在介绍CLAHE算法之前必须要先提一下直方图均衡化,直方图均衡化算法是一种常见的图像增强算法,可以让像素的亮度分配的更加均匀从而获得一个比较好的观察效果。左边是原图,右边是经过直方图均衡化后图,可以看到肋骨什么的可以更加清晰的显示了出来,能够更好的观察到肋骨等位置的细节。直方图均衡化是针对全局进行处理的,所以当局部出现过亮或者过暗的时候就会影响效果。最左侧为原图,中间为直方图均衡化后的结果,最右侧为CLAHE算法的效果。但是美中不足的是总感觉有的地方太亮了,干扰到了我们的观察。直方图均衡化会增强噪声。原创 2024-04-04 21:22:56 · 865 阅读 · 2 评论 -
AXI GPIO中断
代码原创 2020-10-25 16:40:12 · 902 阅读 · 0 评论 -
FPGA:Zedboard板子 OLED显示
代码地址:Zedboard PS端OLED显示原创 2020-10-18 21:27:34 · 408 阅读 · 0 评论 -
FPGA:PLL(锁相环)使用
打开添加IP的界面,即那个IP Catalog 输入clock查找PLL这个IP核,即那个Clocking Wizard。配置相应信息,在这个界面可以配置相应的要输出的时钟频率和相位等信息,这里配置为输出100MHZ。调用PLL模块`timescale 1ns / 1ns//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: /.原创 2020-09-23 21:36:35 · 2038 阅读 · 0 评论 -
解决ERROR: [Labtoolstcl 44-494] There is no active target available for server at localhost.
在ubuntu上使用vivado已经安装好了驱动但是下载到板子上程序时出现了ERROR: [Labtoolstcl 44-494] There is no active target available for server at localhost.这个错误可以通过gnome-system-monitor命令打开任务管理器找到hw_sever这个进程并杀死他,然后重启vivado。...原创 2020-09-19 11:40:04 · 4763 阅读 · 4 评论 -
FPGA:Zedboard开发板之点灯(PL)
开发环境为Vivado 2019.2。1新建工程打开Vivado,选择Create Project新建一个工程下面的界面直接next设置工程名及路径工程类型选为RTL工程,因为在新建工程时不指定源文件,所以勾选下面Do not 那个选项,源文件等到工程建立完毕后再指定。这里配置板卡的信息,可以在下面进行每一项的手动配置,由于我们采用的是zedboard开发板可在boards里面快速配置,不需要一个个参数手动指定,所以这里选boards。如果你的不是zedboard开发板,可以去board原创 2020-07-24 23:44:17 · 1422 阅读 · 0 评论