qq_40499252的博客

原创 zynq ultrascale+ mpsoc GTH高速收发器调试记录

Physical Resources 页面里，设置DRP时钟为50Mhz，然后检查自己开发板的硬件设计，sfp具体连接在那个bank来设置后面部分。开发板上的系统时钟为200Mhz，使用pll转换为50Mhz输入example dsign 顶层设计中的freerun clk。ip核配置好后生成example design，在example design 中修改时钟输入，复位。这里我的开发板上时钟为125Mhz，设置actual reference clk为125Mhz。