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vivado
qq_40631706
这个作者很懒,什么都没留下…
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同步fifo设计->用指针最高位区分满空信号
同步fifo满空的算法是:用最高位区分满空,满标志:读写指针最高位不同就是满空标志:读写指针最高位相同module fifo_sync #( parameter DATA_WIDTH=8, parameter DATA_DEPTH=8, parameter PTR_WIDTH=3) ( input clk, input rst, input wr_en, input rd_en, output full, output emp原创 2021-11-13 12:57:43 · 541 阅读 · 0 评论 -
[Synth 8-3848
[Synth 8-3848] Net IBUF_OUT in module/entity util_ds_buf does not have driver.来源于xilinx网站5,131 ViewsRegistered: 08-01-2008You can safely ignore these warnings., i think these can be ignored as long as your design is functional.I have seen these warni原创 2021-03-30 19:13:06 · 2172 阅读 · 0 评论 -
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@vivado学习笔记之一(vivado基本设计流程个人总结vivado基本设计流程梗概首先进行 创建工程–>进行RTL设计或者verilog语言设计–>进行功能仿真—>进行综合仿真(Synthesis)–>添加约束—>器件实现(implement)—>时序仿真—>生成比特流(此步骤需要连接硬件)...原创 2020-06-06 22:48:51 · 1240 阅读 · 0 评论