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FPGA
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daisy.skye
Linux底层驱动开发:高通msm8953/msm8090/sdm450、RK3568的gc/ov-camera、mipi-lcd,tp等外设开发;嵌入式开发:精通i2s、i2c、uart、can、modbus等协议驱动开发;精通STM32、GD32、PY32等mcu;熟悉FPGA(安路)+CPLD的fifo、ram开发;目前扩展国科、海思平台下
其他领域:Vue+Js+Mysql(前后端);Qt+Wincc(上位机)、CANdb++LAN LIN(车载)
技能:datasheet分析、示波器信号测量、PCB电路排查、0402焊接、GPT使用
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基于CPLD的VHDL代码学习、解析
根据代码中的逻辑,每当count的第4位变为1时,clk2m将变为1。这是因为clk64m的频率为64MHz,而count的计数器在每个clk64m上升沿时增加1,因此count的第4位将在每个clk64m的16个周期内变为1,从而产生2MHz的时钟信号。简单的来说就0和1,而0和1 的由来可以追溯到20世纪40年代末期,当时美国的数学家和计算机科学家Claude Shannon提出了“布尔代数”(也称“开关代数”),这是一种基于逻辑的数学模型,用于描述和分析数字电路。前人种树,后人乘凉;原创 2023-09-11 16:15:20 · 488 阅读 · 0 评论 -
安路FPGA的赋值报错——移位处理,加括号
但是在实际赋值过程如下代码的输出如下,其中当奇数时会一直输出0。在使用移位符号用来当作除以号使用时,发现如下问题。cnt_8K 为偶数和奇数时输出的数据不一样。只需要修改添加括号后,输出就正常了。原创 2023-08-08 19:58:41 · 891 阅读 · 0 评论 -
安路 DT FPGA 65M时钟输出8M和8k
posedge是上升沿,电平从低到高跳变negedge是下降沿,电平从高到低跳变其中外部晶振是65M 但是实际是65.536M,因为在电路中要按照1024取倍数其中大于2M以上的时钟可以通过PLL可以直接进行分频。原创 2022-09-22 20:59:31 · 456 阅读 · 0 评论