学习笔记
qq_40790166
这个作者很懒,什么都没留下…
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高阻态
要说高阻态,就先从三态门说起(我也不知道这个因果关系对不对),当三态门中V6管导通时,V4,V5管均截止,因而输出端相当于悬空或者开路。这是三态门相对负载而言呈现高阻态。(数电中原文) 一下是百度到的东西(https://zhidao.baidu.com/question/322091886.html) 高阻态 高阻态这是一个数字电路里常见的术语,指...原创 2018-03-21 17:28:22 · 6750 阅读 · 0 评论 -
HDL中的常用约束
1. 保持约束1.1 keep 保持线网约束 格式:(* KEEP = "{TURE | FALSE}" * ) //上述约束会作用于紧随其后定义的线网 eg:(* KEEP = "TURE" *) wire clk50MHz;1.2 keep_hierarchy 保持层级结构。 eg:三模冗余2. 乘法器的相关约束2.1 ...原创 2018-04-02 21:56:17 · 439 阅读 · 0 评论 -
Verilog 中需要使用原语的情况
一般来说,在进行HDL代码编写时,不需要直接或间接地进行原语调用,因为随着FPGA设计规模越来越庞大,人脑应该集中于抽象层次较高的工作中去,而将这些具体实现细节交给编译器来完成。不过有些时候,原语或者库中底层模板的调用还是十分必要的。1. 时钟相关原语 如果时钟信号不是由专门FPGA芯片的专用时钟管脚引入FPGA的,那么它通常就需要在FPGA内部被显式地连接到时钟树资源上,否则...原创 2018-04-03 09:40:06 · 6391 阅读 · 0 评论 -
ISE_there is no project open
there is no project open."You may browse the IP Catalog but you will not be able to generate any cores until you open or create a project."解决方案: 创建IP需要从Hierachy中new source而非Tools--core generator。该目...原创 2018-04-15 23:18:41 · 621 阅读 · 0 评论 -
camera_link
base模式: one channel chip + one connectermedium模式: two channel chip + two connecterfull模式: three channel chip + two connecterbase模式可配置成: 3组8bit、2组10bit、2组12bitmedium模式可配置成: 4组8bit、4组10bi...原创 2018-04-04 11:59:24 · 567 阅读 · 0 评论 -
FPGA DDR2操作
SDRAM:SDRAM中地址线是复用的(行地址线、列地址线) 通过触发时间不同区分开(行列地址选通)对SDRAM的操作先是bank地址与行地址选通,然后是列地址选通,从列地址选通到第一笔数据输出到总线上(读操作)的这段时间称为CL。(列地址选通信号需要经过放大,这一过程需要时间。虽然由于读写延迟相同可以让数据的传输在I/O端是连续的,但它占用了大量的内存控制资源,在数据进行连...原创 2018-07-18 23:46:39 · 4787 阅读 · 0 评论