FPGA基础
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chenqw-FPGA
FPGA开发菜鸟。谁抢了我的chenqw。
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FPGA设计问题--计数器位宽
设计计数器时,位宽不要太大,否则容易在高时钟频率下出现时序问题。高位宽应该分为若干个低位宽原创 2020-04-17 12:39:57 · 1350 阅读 · 1 评论 -
VCS+Verdi 联合仿真-----FPGA开发
VCS+Verdi 联合仿真-----FPGA开发简述上篇文章记了VCS和Verdi的安装和破解,这篇文章主要记的是VCS和Verdi的联合仿真。重点当然是配置vcs和verdi 的一大堆参数。因为我也是初学者,所以用的到参数并不多,之后可能回遇到更高深的用法,到时候再补充。这里主要是完成一个38译码器的仿真。注:上篇笔记中的lmg_vcs每次关机重启都会失效,需要重新lmg_vcs激活,...原创 2018-12-30 13:49:44 · 9785 阅读 · 5 评论 -
数字芯片:若干问题记录
数字芯片:若干问题记录问题好久没有更新博客了,最近有些忙。上次的FPGA系列先暂停。记录一下最近的问题。从前在我身边的人大多是按照C 语言风格编写verilog,忽略基本电路的重要性。在这里,我着重强调一下电路设计基本功扎实的重要性。按照C的风格去写电路的时候很爽,他们的“开发”流程是“预实现功能–>划分模块–>c语言编写–>行为级仿真–>烧录实现”。这种方法设计出来...原创 2019-03-12 23:44:37 · 456 阅读 · 0 评论 -
数字电路设计:竞争冒险以及消除方法
数字电路设计:竞争冒险以及消除方法竞争冒险在设计数字电路过程中,往往会忽略组合逻辑中各个路径存在延迟。(1)竞争:对于同一个模块中的同一个变量,可能会有正反输入的情况,而这两个信号来自不同的路径。(2)冒险: 信号从输入到达输出的时间(延迟)与电路的实现工艺,温度等等因素有关,每一个输入信号到达输出端的时间存在不确定性。表现在逻辑表达式上,如果一个组合逻辑功能模块能够表达为:(1)Z ...原创 2019-03-13 11:20:16 · 11466 阅读 · 0 评论