fpga瓜田里四处蹦跶的猹
文章平均质量分 60
Mango-z
这个作者很懒,什么都没留下…
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Xilinx FPGA【Verilog实现8状态定时间循环流水灯】
文章目录一、题目要求二、实验步骤1.底层代码2.Testbench3.仿真结果图总结一、题目要求题目:每隔10ms,让LED灯的一个8状态循环执行一次(每个状态的变化时间值小一点,方便测试,比如设置为10us)二、实验步骤1.底层代码刚开始我直接想到的方法是规定了每个状态的开始时间,加上题目要求最好状态间的时间间隔最好为10us,所以正好可以设置准确的计数时间,其实和流水灯差不多。代码如下:`timescale 1ns / 1psmodule led8( input clk,原创 2022-04-27 18:30:15 · 2080 阅读 · 0 评论 -
FPGA【Verilog实现不同速度流水灯】
目录前言一、设计思路二、实验步骤2.测试文件(testbench)3.仿真结果图总结前言跟着课程学习fpga,题目要求如下:让led灯按照亮0.25秒,灭0.5秒,亮0,75秒,灭1秒的状态循环亮灭。一、设计思路设计一个状态机用于完成状态的转换,第一种状态0全亮,经过0.25秒,进入下一个状态1全灭,经过0.5秒进入下一个状态,以此类推,知道最后一个状态3全灭1秒后,计数器清零,状态3转到0.由于系统时钟频率是50HZ,这就意味着时间是0.000_000_02s,要想达到0.25秒,需要12原创 2022-04-17 18:03:07 · 2389 阅读 · 0 评论 -
【fpga里Verilog语言的小知识点】
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档目录前言总结前言记录一下学习fpga里Verilog语言的小知识点,持续更新。提示:以下是本篇文章正文内容1、A = B ? C : D 是一个条件运算符,含义是如果 B 为 TRUE 则把 C 连线 A,否则把 D 连线 A。B 通常是个条件判断,用小括弧括起: assign C1_Clk = (C1==25’d24999999) ? 1 : 0 ;2.“{}”在 Verilog 中表示拼接符,{a,b}这个的含义是将括号.原创 2022-04-17 16:26:38 · 1786 阅读 · 0 评论