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原创 UVM Tutorial for Candy Lovers 糖果爱好者
UVM Tutorial for Candy Lovers – 1. Overview UVM Tutorial for Candy Lovers – 2. Recipe UVM Tutorial for Candy Lovers – 3. Transactions and Sequences UVM Tutorial for Candy Lovers – 4. Agent UVM Tutorial for Candy Lovers – 5. Environmen..
2020-05-10 08:27:48
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原创 UVM疑惑解答第一季
为什么要用类来做UVM的通信事务？为什么不可以是结构体呢？class和struct都可以包含数据; class可以对数据做封装，struct不可以; class可以对父类做继承，添加新的成员，struct要添加新的变量只能文本拷贝; class可以内置成员方法对成员变量做操作，struct不可以; transaction需要随机化和约束，这是类的专长，struct不可以; 可以使用对象内建的randomize()函数随机化对象中的随机变量，而struct无法轻松办到这一点（不是不可以; cla
2020-05-28 22:11:30
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原创 Systemverilog 疑惑解答第二季（持续更新中）
inital语句块与final语句块有什么区别？inital语句块在仿真开始时执行，final语句块在仿真结束时执行；final语句块不能有delay，wait和non_blocking具有时许的语句。如何检查句柄是否存有对象？检查该对象是否初始化，在SV中，所有未初始化的对象句柄都具有特殊的null值。assert（obj == null）代码覆盖率与功能覆盖率有什么区别？代码覆盖率描述设计中代码执行的客观信息；功能覆盖率决定了设计已实现了多少功能。系统方法与内建方法有...
2020-05-28 21:57:03
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原创 ASIC全流程视频资源整理
持续更新中ing 数字IC设计入门之全流程：BV1BJ411w7gf 数字IC SOC设计：BV1z4411278K 数字IC Perl脚本：BV1AJ41137ML 数字IC UVM验证：BV1sJ411D7gB 数字IC SVA断言：BV1hE411Q7ZH 数字IC VCS仿真：BV1PJ411K7mj 数字IC DFT：BV134411B7EF 数字IC 综合DC&形式验证FORMAL:BV1...
2020-05-17 10:57:26
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原创 Systemverilog 疑惑解答第一季
`include与import的差别在哪里?SV常会用`include将多个文件"平铺"置于某个域中(scope),这个域可能是package/module/interface等,简单理解就是`include就是将对应文本的内容平铺到当前域的字段中;inport则是从包(package)中引用某些需要的数据类型,例如class/parameter/enum到当前域,以帮助编译器能够识别被引用的类型.在一些头文件(.svh)中,会有typedef class X,这是什么意思?首先这需要与常见 .
2020-05-10 09:20:39
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SVA_ The Power of Assertions in SystemVerilog
2018-12-26
SystemVerilog Assertions and Functional Coverage_ Guide to Language
2018-12-26
空空如也
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