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RSS订阅转载 SDRAM 类高速器件布线规则
一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则：如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做：（1）DDR和主控芯片尽量靠近（2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils...
2018-10-02 19:26:43
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转载 verilog的时钟分频与时钟使能
时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。在ASIC中可以通过STA约束让分频始终和源时钟同相，但FPGA由于器件本身和工具的限制，分频时钟和源时钟的Skew不容易控制（使用锁相环分频是个例外），难以保证分频时钟和源时钟同相，因此推荐的方法是使用时钟使能，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避...
2018-10-02 17:53:00
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转载 Verilog参数化建模思想
你没有过这样的经历：当你制作的FPGA板卡与整机调试时，为了验证技术指标，可能需要对代码进行微调，这就需要你出不同的版本。那么按一个小时生成一个版本的比特流文件，那么按8小时工作日来算，一天只能生成8个版本，你不加班谁加班……虽然verilog的参数必须在编译时确定值。也就是说只能达到动态编译，固态运行，而非软件的动态编译，动态运行。比如一个计数器，我们可以设置一个参数来指定它的计数周期(动态...
2018-10-02 15:05:10
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原创 关于Verilog中不完整if产生锁存器的问题
先上两段代码:第一段：always @（posedge clk） if(enable) q <= data; //else //q <= 0;第二段always @(*) if(enable) q <= data; //else //q <= 0;上面两个片段都是不完整if语句，区别在于一个是时序逻辑，另一个是组合逻辑，那么这两段代码都...
2018-10-02 14:13:00
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转载 彻底搞清三段状态机的来龙去脉（2）
1.编码原则binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。2.FSM初始化问题： GSR(Gobal Set/Reset)只是在加电时清零所有的reg和片内ram，并不保证FSM能进入初始化状态，要利用GSR，方...
2018-09-17 21:38:42
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原创 彻底搞清三段状态机的来龙去脉（1）
有限状态机（FSM）在FPGA设计中的重要性不必多说。它作为数字系统中的控制单元，接受外部信号及数据单元产生的状态信息，产生控制信号序列。有限状态机分为两种：Moore型与Mealy型。Moore状态机时序逻辑电路的输出只取决于当前状态，即输出=f（当前状态），Mealy状态机时序逻辑电路的输出不仅取决于当前状态，还取决于输入信号，即输出=f（当前状态，输入）。两个状态机也是有共性的，它们...
2018-09-17 00:03:38
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空空如也
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