SDRAM
时雨咕噜
这个作者很懒,什么都没留下…
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SDRAM——FIFO控制模块
fifo_ctrl 模块的功能主要是:使用 FIFO 对传入的待写入 SDRAM 的数据和自 SDRAM读出的数据进行进行缓存,实现跨时钟域处理;为数据读写模块提供 SDRAM 读写地址,产生读写请求。`timescale 1ns/1nsmodule fifo_ctrl( input wire sys_clk , //系统时钟 input wire sys_rst_n , //复位信号//原创 2022-05-17 15:20:59 · 976 阅读 · 0 评论 -
SDRAM——仲裁模块及小封装
`timescale 1ns/1nsmodule sdram_arbit( input wire sys_clk , //系统时钟 input wire sys_rst_n , //复位信号//sdram_init input wire [3:0] init_cmd , //初始化阶段命令 input wire init_end , ..原创 2022-05-16 21:19:39 · 195 阅读 · 0 评论 -
SDRAM——仲裁模块
`timescale 1ns/1nsmodule sdram_arbit( input wire sys_clk , //系统时钟 input wire sys_rst_n , //复位信号//sdram_init input wire [3:0] init_cmd , //初始化阶段命令 input wire init_end , ..原创 2022-05-16 21:10:04 · 207 阅读 · 0 评论 -
SDRAM——数据读模块
不带自动预充电的页突发读模式`timescale 1ns/1nsmodule sdram_read( input wire sys_clk , //系统时钟,频率100MHz input wire sys_rst_n , //复位信号,低电平有效 input wire init_end , //初始化结束信号 input wir原创 2022-05-16 20:38:47 · 252 阅读 · 0 评论 -
SDRAM——数据写模块
使用的是 SDRAM 的不进行自动预充电的页突发写模式原创 2022-05-16 14:47:44 · 225 阅读 · 0 评论 -
SDRAM——自动刷新
涉及到了仲裁信号`timescale 1ns/1nsmodule sdram_a_ref( input wire sys_clk , //系统时钟,频率100MHz input wire sys_rst_n , //复位信号,低电平有效 input wire init_end , //初始化结束信号 input wire ..原创 2022-05-16 10:05:59 · 466 阅读 · 0 评论 -
SDRAM——初始化
先看引脚:clk:来自于系统时钟分频而来,100M,所以后面要用PLLcke:为1时才能操作sdramcs_n:为1时屏蔽除clk cke dqm外的所有输入输出端口,ras_n:行选通,低有效,地址是A[12:0]cas_n:列选通,低有效,地址是A[8:0]we_n:写使能和预充电使能,低有效dqm[1:0]:不怎么用ba[1:0]:bank选择A[12:0]:分时复用的地址、辅助dq[15:0]:数据总线,双向,SDRAM唯一的输出cs_n ~ we_n可打包成一个4bit指令.原创 2022-05-13 20:17:07 · 840 阅读 · 0 评论