面试题
秦枫-_-
慵懒的程序猿
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关于建立时间与保持时间的本质
建立时间与保持时间的概念?建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。建立时间裕量与保持时间裕量建立时间裕量:如果数据信号在时钟边沿触发之前的持续时间要大于建立时间Tsu,那么超出的部分时间即为建立时间裕量。保持时间裕量:如果数据信号在时钟边沿触发之后的保持时间要大于保持时间Thd,那么超出的部分时间即为保持时间裕量。为什么触发器要满足建立时间和保持时间? 因为触发器内部原创 2022-04-10 18:32:51 · 1432 阅读 · 0 评论 -
verilog常考面试题之同步FIFO设计(给定位宽和深度)
fifo(first in first out)fifo的作用是缓冲,分为同步fifo和异步fifo,跟其他存储单元例如RAM的区别最大在于RAM有地址线,可寻址读写,而FIFO不可寻址,所以读写地址得用读写指针生成。1.同步fifo的写时钟和读时钟是同一个时钟域(信号基于同一个时钟变化)2.同步fifo的三部分:fifo写控制逻辑:产生写地址(决定往哪写,从0开始写)、写有效信号、写满(决定是否还能写)等信号;fifo读控制逻辑:产生读地址(决定从哪读,从0开始读)、读有效信号、读满(决定是否还.原创 2022-03-04 16:22:10 · 2255 阅读 · 0 评论 -
IC面试常考题 Verilog三分频电路设计(占空比50%,三分之一,三分之二)
实现三分频电路最简单的是:利用计数器实现。时序图分析(本人比较懒,平常科研忙,所以直接手画时序图了,懒得用软件画了):直接上图分析:利用计数器每隔三个周期信号翻转一次,同时在不同的计数下翻转得到的同步信号clk_1和clk_2,再利用异或即可实现出一个不同占空比的三分频信号(同样的方法也可扩展到其他奇数分频设计中)。 例如占空比50%:module Div_three( input clk, input rst_n, output div_three);reg原创 2022-03-02 21:57:42 · 9815 阅读 · 4 评论