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原创 Verilog 奇偶数分频

对于时钟的分频，Verilog而言如果是偶数分频那就可以直接用计数的方式进行分频。如对频率进行二分频： always@(posedge Clk or negedge Rst) begin if(!Rst) div_2_r<=0; else div_2_r<=~div_2_r; end对于四分频如下： reg [1:...