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RSS订阅原创 C语言动态分配内存（转载）
int p;//定义一个指向整型的指针变量copyp=（int）malloc（sizeof（int））;/建立百(动态申请)一块内存空间，建立的内存空间为一个整型变量的长度，并把建立的空间地址转化成指向整型的指针赋值度给前面的问整型指针变量p/如果这块动态内存不释放，相当于把一个整型变量的地址给前面的指针例如：#include <stdlib.h>#include <...
2020-05-05 02:23:06
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原创 [Numpy][初学笔记]（3）Numpy数组的索引
在菜鸟教程学习Numpy，总结成笔记供日后复习，如有错误望不吝赐教ndarray 数组可以基于 0 - n 的下标进行索引，切片对象可以通过内置的 slice 函数，并设置 start, stop 及 step 参数进行，从原数组中切割出一个新数组。下面复习一下slice(start, stop, step)函数参数说明start起始索引值stop终止索引值，默...
2020-03-10 19:50:51
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原创 [Numpy][初学笔记]（2）创建数组各种方法
在菜鸟教程学习Numpy，总结成笔记供日后复习，如有错误望不吝赐教对于numpy的数组创建实际上有多种方式，下面列举除了array以外的三种方法方式说明numpy.empty(shape, dtype = __, order = __)这个方法用来创建一个指定形状（shape）、数据类型且未初始化的数组numpy.zeros(shape, dtype = __,...
2020-03-10 18:17:31
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原创 [Numpy][初学笔记]（1）Ndarray对象、dtype常见类型、Ndarray属性
在菜鸟教程学习Numpy，总结成笔记供日后复习，如有错误望不吝赐教NumPy 最重要的一个特点是其 N 维数组对象 ndarray，ndarray 中的每个元素在内存中都有相同存储大小的区域，往往用来存放同类型的数据。那么如何创建一个Ndarray对象？numpy.array( object, #数组或者嵌套的数列 dtype = None, #选择object的数据类型 ...
2020-03-10 14:52:57
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原创 [Verilog][初学]语法基础（6）有限状态机（FSM）
做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教首先从宏观去理解什么状态机，我就以原子哥的Moore状态机的框图为例讲解：显然，由输入和当前状态的组合逻辑我们可以得到下一状态，并通过激励信号送至状态寄存器进行存储，最后由当前状态的组合逻辑产生输出然后我们再看看Mealy状态机：显然它和Moore区别在于它是由当前状态以及输入的组合逻辑产生输出那么如何创...
2020-03-04 18:17:52
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原创 [Verilog][初学]语法基础（5）结构语句、赋值语句、条件语句
做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教1. 结构语句initial语句在模块中只执行一次，常用于产生测试信号，或者赋初值initial begin sys_clk <= 1'b0; sys_rst_n <= 1'b0; #20 sys_rst_n <= 1'b1; //延时20ns后执行 #20 sys_rst_n &...
2020-03-04 03:17:07
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原创 [Verilog][初学]语法基础（4）程序框架：功能定义以及元件例化
做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教1. 功能定义首先搬上一份原子哥的流水灯代码便于对照module flow_led(input sys_clk, //系统时钟 input sys_rst_n, //低电平有效的系统复位 output reg [3:0] led //4个LED灯 );reg [23:0] coun...
2020-03-04 02:24:26
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原创 [Verilog][初学]语法基础（3）各种运算符
做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教算术运算符+-*/%加减乘除取模如果操作数的某一位是x或者z，则结果为x将负数赋值给reg或者其他无符号变量，则使用2的补码进行算术逻辑运算符&&、||、!、== 、!=逻辑等和逻辑不等会有出现x的情况，因为有的时候左右比较值中会有不确定的情况按位操...
2020-03-03 22:25:28
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原创 [Verilog][初学]语法基础（2）参数、位选择
标题做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教首先说下module，module是层次化设计的基本构件，逻辑描述放在module内部。下面是其框架：module 模块名 (a,b,c,d); //括号内为端口名 //确定端口输入输出 //端口信号类型说明 //功能定义endmodule以上仅为大致解读，之后随着学习深入会加深对于模...
2020-03-03 21:56:50
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原创 [Verilog][初学]语法基础（1）逻辑系统、常量与变量
做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教四值逻辑系统‘0’ ‘1’ ‘x’ ‘z’（x:表示未确定的值；z：表示高阻抗）整数常量和实数常量整数表示：<位数(缺省则为32位)>’<数基b/o/d/h(缺省为十进制d)><有效数字(包含x，z；超出有效范围则截去高位)>实数表示：可以用十进制或者科学记数法表示以下...
2020-03-03 21:05:44
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空空如也
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