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RSS订阅原创 电源设计之纹波
功率电感对于DC-DC的影响是极大的，在实际的DC-DC电源调试过程中，如果发现输出纹波较大，可以先测试一下其斩波波形，并首先尝试改变一下功 率电感的参数（应尽量满足芯片手册给出的要求），增大电源滤波电容等；在某FPGA系统中，对电源系统进行调试，在同样的测试条件下，发现其中有一块板相对其他的板功耗总偏大，进而对其进行调试分析。通常DCDC开关电路中，对纹波影响最大的是电感的参数，另外，输出电容和PCB的走线对于纹波也有一定的影响；由以上可以看出，各电压的纹波相当大，再次测试5V一侧的斩波波形，如下图。
2023-03-31 16:29:12
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原创 关于XILINX文档的介绍，后续继续补充
1. 关于器件的电气部分介绍电气部分介绍主要是DS系列：DS180为7系列FPGA介绍，工作电压，工作电流，上电时序等；DS181是A7系列的具体介绍，DS182对应K7，DS183对应V7；2. 关于器件的用户指导ug47系列是关于7系列资源的具体介绍，如下：（1）ug470：7系列配置技术参考；（2）ug471：7系列Select IO资源；（3）ug472：7系列时钟资源；（4）ug473：7系列存储器资源；（5）ug474：7系列可配置逻辑块（CLB）技术参考；（6）ug475：7系列封装和引脚排列
2022-12-06 11:52:41
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原创 FPGA平台PCIE接口下FIFO的调试
2. 读FIFO的握手，FIFO有数据时，FIFO的TREADY信号将一直处于高电平，上位机给XDMA发读命令时，XDMA的TREADY信号拉高，开始读FIFO。1. 写FIFO的握手，FIFO非空时，TREADY信号一直处于高电平，上位机给XDMA发写的命令时，XDMA的TVALID信号拉高，开始写FIFO；1. 在研发时，调试遇到问题时，一定先借鉴别人是怎么做的，拿现成的产品先做参考，再不济要上官网搜参考例程，搜数据手册。2.在研发调试时，一定要从最小的模块开始调试，调试成功了再一步步慢慢往上加模块；
2022-09-28 16:33:27
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原创 Xilinx FPGA PCIE接口调试
2.现在VC707的FMC接口引出PCIE管脚，对应的时钟约束管脚找了官方的各种手册都没有找到，后来在open systhesized design的版图中，能找到管脚对应的refclk_ibuf的编号;源语一次即可，这里的X1Y5是固定到了AB7、AB8管脚，如下图所示，AB7、AB8下方就是refclk，用鼠标放置在该buf上，就会显示其编号为X1Y5;关于在linxu环境下Xilinx FPGA PCIE的接口调试从中遇到了几个问题，第一个就是时钟接口的选择，还有一个就是上位机如何识别XDMA；
2022-09-28 15:54:10
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转载 电源完整性的去耦和层间电容
在电子产品设计中，我们在追求产品功能以及成本的优化时，往往我们会忽略使用去耦的目的，仅仅知道在电路板上分散大小不同的许多电容，使较低阻抗电源连接到地。但问题依旧：需要多少电容？许多相关文献表明，必须使用大小不同的许多电容来降低功率传输系统（PDS）的阻抗，但这并不完全正确。相反，仅需选择正确大小和正确种类的电容就能降低PDS阻抗；详细见链接：电源完整性的去耦和层间耦合电容...
2022-07-08 19:04:55
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转载 理解输出电压纹波和噪声
电源中的纹波和噪声是怎么产生的呢？比较重要的原因是开关电源本身产生的纹波和噪声：1. 开关电源产生的纹波由纹波电流和输出电容阻抗组成，在负载恒定时，纹波电流主要的影响因素和开关频率和电感，开关频率以及电感值与纹波电流值成反比；输出电容阻抗的影响因素主要由ESR、ESL和本身的容值组成；详见：https://e2echina.ti.com/blogs_/b/power_house/posts/532342. 开关电源产生的噪声产生的主要原因是在上下管分别打开和关闭时，电源的寄生电感和输出电容谐振，在SW的上升
2022-07-02 17:08:20
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空空如也
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