2021-01-17

时序优化小技巧举例说明

1.尽量不要在判断条件中加入复杂的计算，如果要用的话可以用变量代替

  我这个代码中row_dclk_cnt_max，row_blanking_time，row_change_start，afterglow都是数据总线传输过来的一个常数，也就是传过来以后就不会变化，所以可以把判断条件分为几个步骤来做，如果你的判断条件中几个信号不是同步变化的，那么就不要一味的全部用变量代替了，一定要保证转换前和转换后的判断逻辑在时序上一致。

举例如下
/*********************************************************/
//原始判断
always @(posedge clk or negedge rst_n)
if(!rst_n)
   icn2018_dck <= 1’b0;

else if(
    (row_dclk_cnt >= (row_dclk_cnt_max + 10’d5 - {2’d0,row_blanking_time[7:0]} + {2’d0,row_change_start[7:0]})) &
    (row_dclk_cnt <= (row_dclk_cnt_max + 10’d4 - {2’d0,row_blanking_time[7:0]} + {2’d0,afterglow[7:0]}))
   )

   icn2018_dck <= 1’b1;
else
   icn2018_dck <= 1’b0;
/*********************************************************/

/*********************************************************/
//转换后的判断
reg [9:0]sum1;
always @ (posedge clk, negedge rst_n)
if(!rst_n)
   sum1 <= 10’d0;
else
   sum1 <= row_dclk_cnt_max + 10’d5 - {2’d0,row_blanking_time[7:0]} +{2’d0,row_change_start[7:0]};

  
reg [9:0]sum2;
always @ (posedge clk, negedge rst_n)
if(!rst_n)
   sum2 <= 10’d0;
else
   sum2 <= row_dclk_cnt_max + 10’d4 - {2’d0,row_blanking_time[7:0]} + {2’d0,afterglow[7:0]};

  
reg compare_6;
always @ (posedge clk, negedge rst_n)
if(!rst_n)
   compare_6 <= 1’b0;
else if((row_dclk_cnt >= sum1) & (row_dclk_cnt <= sum2))
   compare_6 <= 1’b1;
else
   compare_6 <= 1’b0;
  
always @(posedge clk or negedge rst_n)
if(!rst_n)
   icn2018_dck <= 1’b0;
else if(compare_6)
   icn2018_dck <= 1’b1;
else
   icn2018_dck <= 1’b0;
/*********************************************************/

  
2.尽量少用if_else的多层嵌套，逻辑允许的话用case代替
  
  
3.尽量少用除法或者取余的计算，占用资源多而且容易出时序问题，如果除数是2的整数倍可以用右移符号（>>）代替
例如 （4 / 2） 可以用 （4 >> 1）代替
   （4 / 4） 可以用 （4 >> 2）代替

  

4.高扇出时采用逻辑复制(也就是寄存器复制)的方法，这个对于提高主时钟的频率还是挺有用的

举例如下
/****************************************/
//原始代码
reg [7:0]freq_max_p;
always @ (posedge clk)
   freq_max_p <= freq_max;

always @ (posedge clk)
   clk_cnt_max <= freq_max_p - 8’d1;

always @ (posedge clk)
   case(duty_cycle_p)

   8’d50 : hi_duty_num <= (freq_max_p >> 1) - 1;
   8’d75 : hi_duty_num <= ((freq_max_p >> 2) * 3) - 1;

	default	:	hi_duty_num <= (freq_max_p >> 1) - 1;

   endcase
  
reg [5:0] half_duty_num;
always @ (posedge clk)
   half_duty_num <= (freq_max_p >> 1) - 1;
/****************************************/

/****************************************/
//采用逻辑复制的代码
reg [7:0]freq_max_1;
reg [7:0]freq_max_2;
reg [7:0]freq_max_3;
always @ (posedge clk)
begin
   freq_max_1 <= freq_max;
   freq_max_2 <= freq_max;
   freq_max_3 <= freq_max;
end

always @ (posedge clk)
   clk_cnt_max <= freq_max_1 - 8’d1;

always @ (posedge clk)
   case(duty_cycle_p)

      8’d50 : hi_duty_num <= (freq_max_2 >> 1) - 1;
     8’d75 : hi_duty_num <= ((freq_max_2 >> 2) * 3) - 1;

	default	:	hi_duty_num <= (freq_max_2 >> 1) - 1;

   endcase

reg [5:0] half_duty_num;
always @ (posedge clk)
   half_duty_num <= (freq_max_3 >> 1) - 1;
/****************************************/

  
  插入代码发现markdown没有verilog，后面想办法解决，本人也是新手，欢迎大佬指正错误。