本文详细介绍了SystemVerilog中任务和函数的改进，包括ref参数传递、缺省值设定、子程序返回以及局部数据存储。SystemVerilog允许通过ref参数传递数组，提供参数缺省值，使用return语句控制流程，并支持自动存储以避免局部变量窜用。此外，作者还分享了其在数字设计领域的学习与研究经验。
systemverilog任务和函数
- 在verilog中，任务和函数之间有很明显的区别，任务可以消耗时间而函数不能。函数里面不能带有诸如#100的时延语句或诸如@(posedge clk)的阻塞语句，也不能调用任务。另外，veriolog中的函数必须有返回值，并且返回值必须被使用，例如用到赋值语句中。
- 在SV中，对任务和函数做了一些小改进，使得他们看起来更像C或C++中的程序。在SV中如果你想调用函数并且忽略它的返回值，可以使用void进行结果转换。
eg:
void'($fscanf(file,"%d",i));
本文主要阐述以下几方面的改进：
1.ref
Verilog对参数的处理方式很简单:在子程序的开头
最低0.47元/天 解锁文章
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
