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verilog
Tony带水!
爱搞事!
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FPGA 考试题目
一、读程题.以下是一段4位计数器的yerilog程序,试填空使程序完整.(10分)module count4(out,reset,clk);output[3:0]out;input reset,clk;reg [3:0]out;always@(posedgeclk)begin if(reset) out=4'b0000:/复位 else out= out + 1'b1;/计数end endmodule二、编程题.有一个2路数据比较器,输入A、B(位宽为2),原创 2020-07-05 22:41:31 · 4031 阅读 · 0 评论 -
模10计数器是啥玩意?
模5,模10计数器的“模”到底是什么啊。。。是状态闭合只有5种10种状态?模5:为逢“5”进1计数。模10:为逢“10"进1计数。原创 2020-07-05 20:17:03 · 8782 阅读 · 0 评论 -
VHDL设计—简易LED数字时钟
简易LED数字时钟原创 2020-07-05 18:01:04 · 1831 阅读 · 0 评论 -
FPGA课程—VHDL设计 作业
FPGA课程—VHDL设计原创 2020-06-05 22:09:32 · 1695 阅读 · 0 评论 -
verilog之Testbench设计方法
视频讲解: https://www.bilibili.com/video/BV1HK411L76G.1.Testbench基本结构PS:通常Testbench没有输入与输出端口,通常应包括信号或变量定义,产生激励波形语句,例化设计模块,监控和比较响应输出语句。//Testbench基本结构module test bench; //信号或变量定义声明 //使用initial或alwa...原创 2020-04-16 23:44:34 · 1712 阅读 · 0 评论