极化码容错
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Rayz233
这个作者很懒,什么都没留下…
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TestBench 仿真
VIvado 2018.2板子型号xc7z020clg400针对CA-PC-SCL decoder进行正确性验证testbench参数信道LLR 8bit内部LLR 11bit信息比特 M = 16;CRC比特 K_CRC = 4;PCC比特 K_PCC = 2;总信息比特 K = M+K_CRC+K_PCC=22;码长 N = 2**5=32;原创 2021-12-01 19:15:03 · 257 阅读 · 0 评论 -
如何移植自己的译码器到故障注入平台中
1.在TOP中实例化译码器SCList_Decoder #(.LLR_WIDTH(INNER_LLR_WIDTH), .n(n), .l(3), .K(K), .FROZEN_BITS(32'b00000000000000110000011101111111), .CRC_poly(4'b0011), .N_CRC(K_CRC)) scl_decoder(.clk(FCLK_CLK0), .reset(manual_reset), .input_ready(inp原创 2021-11-22 18:18:09 · 113 阅读 · 0 评论 -
Polar Decoder复现调试
实验器材实验板子:PYNQ-Z2USB to TTL转接头排线若干关于项目现在我要重现一个极码解码器的项目。在本项目中,接收机、发射机和解码器均在现场可编程门阵列上实现。在PC机端,该项目通过matlab生成编码信息,并通过COM端口发送给FPGA的接收器。(其实我们有一个USB转TTL的转换器)FPGA接收到信号后解码,然后通过发射机把结果发回PC端。Q&A如何使用USB2TTL转接头使用方法:将转接头上的TXD接到FPGA上的RXD,RXD接到FPGA上的TXD,GND与FPG原创 2021-10-21 23:36:00 · 329 阅读 · 0 评论 -
Vivado:unspecified I/O standard: 1 out of 3 logical ports use I/O standard value “DEFAULT“
Zynq由PS + PL组成,也就是arm + FPGA。Mio属于PS,也就是ARM 管脚。无法给FPGA管脚分配arm管脚号,板子上的两个复位引脚都连接到PS端的。如果需要使用FPGA引脚复位,可以在外部IO板上连接一个额外的按钮。原创 2021-10-18 14:44:39 · 2549 阅读 · 0 评论 -
统计SCL Decoder在FPGA上的资源利用情况
VIvado 2018.2板子型号:xc7z020clg400-11.代码修改Report Utilization2.软仿真结果原创 2021-09-24 14:31:28 · 275 阅读 · 0 评论 -
2021-7-6 Polar SCL译码器容错思路探究
1.保护部分节点就可以有效减少错误【1】【1】中针对【擦除错误模型】得出了结论:仅仅保护根节点就可大幅度减少错误率,只需要选择性保护。那么,针对SEU模型,哪些层的节点更重要呢?2.容错评估得出的结论总体上错误率u(1e-1)>PM(1e-1)>C(1e-3)>P(1e-4)P寄存器:高比特位、低层数的LLR更脆弱。C寄存器:低层数的比特值、左枝内存单元更脆弱。PM寄存器:PM值的较高位更脆弱,在译码后期时PM寄存器更脆弱u寄存器:前面的译码结果出错的可能性更大,在译码原创 2021-07-06 17:59:41 · 610 阅读 · 3 评论