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原创 [FPGA]Verilog 60s秒表计时器(最大可计时间为9min)
[FPGA]Verilog 60s秒表计时器1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉,学校已将小脚丫板子回收,所以在这篇文章中没法贴出代码结果的效果图了,但最终效果已经过测试,可放心食用。那么下面就贴上代码并略加讲解供大家参考。2.分频模块 我们要实现一个秒表,自然要将实验板中的时钟脉冲clk分频为一个周期为1s的脉冲,已知小脚丫板子的晶...
2019-12-20 19:05:17 12055 8
空空如也
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