qq_43538613的博客

通信原理QPSK实验报告，完整电路截图，各模块关键参数说明。 【实验结果及分析】 1.信噪比对接收信号的影响 给出接收端几个不同信噪比下的星座图，说明信噪比如何影响星座图变化。 2.QPSK 系统的误码率曲线 给出在完整电路基础上绘制的误码率曲线与理论误码率曲线，观察是否一致，如不一 致，说明仿真可能存在的问题。 3.载波频率不同步的影响 给出接收端本地载波与实际载波存在频差时的接收端星座图，解释该现象。 【拓展练习】 给出拓展练习（自搭建QPSK 发射符号映射与接收检测模块）电路图，说明工作原理

STM32F373多通道采样，单端零参考模式，使用SDADC1的九个通道，STM32CUBE

电子科大考研 858信号与系统 思维导图

AD9854驱动（f103c8t6）仅供参考。AD9854 数字频率合成器是一款高度集成的套件，该套件使用高级 DDS 技术，外加两个内部高速、高性能正交 DAC，构成可数字化编程的 I 和 Q 频率合成器功能。在以精确时钟源为基准时，AD9854 可生成高度稳定的频率、相位和幅度可编程正弦和余弦输出，在通信、雷达和许多其他应用中用作捷变 LO。AD9854 的创新型高速 DDS 内核提供 48 位频率分辨率（使用 300 MHz SYSCLK 时，调谐分辨率为 1 μHz）。为相位-幅度转换保持 16 位分辨率可确保出色的无杂散动态范围 (SFDR)。 AD9854 的电路架构允许以高达 150 MHz 的频率生成同步正交输出信号，并且能够以高达每秒 1 亿次的新频率对这些输出信号进行数字化调谐。对于捷变时钟发生器应用，可以通过内部比较器将（外部滤波的）正弦波输出转换为方波。此套件提供两个 14 位相位寄存器和单个引脚用于 BPSK 操作。 对于更高阶的 PSK 操作，可以将 I/O 接口用于相变。12 位 I 和 Q DAC 与创新型 DDS 架构结合后，可以提供出色的宽带和窄带输出 SFDR。如果不需要正交功能，则还可以将 Q DAC 配置为用户可编程的控制 DAC。在配置有比较器的情况下，12 位控制 DAC 有助于在高速时钟发生器应用中实现静态占空比控制。 两个 12 位数字倍频器允许对正交输出进行可编程幅度调制、开/关输出形状调整键控和精密幅度控制。还包括线性调频功能，以促进实现宽带宽扫频应用。AD9854 的可编程 4× 至 20× REFCLK 倍频器电路可在内部从较低频率的外部基准时钟生成 300 MHz 的系统时钟。这可省去用户实施 300 MHz 系统时钟源的费用和困难。 直接 300 MHz 时钟还适应单端或差分输入。支持斜升 FSK 的单引脚传统 FSK 和增强频谱质量。AD9854 使用高级 0.35 µm CMOS 技术，在使用单一 3.3 V 电源的情况下提供高级功能。 AD9854 与 AD9852 单信号音频率合成器之间具有引脚兼容性。它可在 −40°C 至 +85°C 的扩展工业温度范围内工作。