Verilog HDL系列文章
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阿__星
Ph.D. 学生,研究方向:光纤通信,数字信号处理算法
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建立时间、保持时间与亚稳态
为了确保可靠的操作,输入寄存器的信号必须在寄存器的建立时间之前保持稳定,并且持续到时钟沿之后,也就是寄存器的保持时间之后才能改变,而该寄存器的输入反映到输出则需要经过一定的延时,也就是输出响应时间。如果数据信号的变化违反了建立时间或者保持时间的要求,那么寄存器的输出就会处于亚稳态。原创 2022-04-05 20:51:12 · 1075 阅读 · 0 评论 -
利用Verilog HDL实现序列检测器,附上仿真程序。
序列检测器的逻辑功能就是将一个指定的比特序列从一串较长的比特流中识别出来。原创 2022-03-31 23:02:07 · 4610 阅读 · 0 评论 -
Verilog HDL中容易生成锁存器的两种情况
Verilog HDL中容易生成锁存器的两种情况原创 2022-03-22 21:29:05 · 2114 阅读 · 0 评论 -
Verilog HDL中位运算符、逻辑运算符和缩减运算符的区别
Verilog HDL中位运算符、逻辑运算符和缩减运算符的区别。原创 2022-03-22 19:29:47 · 3357 阅读 · 0 评论 -
Verilog HDL中模块参数传递的方法
Verilog HDL系列文章之Verilog HDL中模块参数传递的两种方法原创 2022-03-20 23:08:43 · 6203 阅读 · 1 评论