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原创 FPGA PCIE IP核(7 Series Integrated Block for PCI Express)学习日志

IP核给到我们USER的数据统一称为TLP，TLP的组成是。这个时序是非常非常重要的，因为知道了TLP的时序，我们就能接收和解析TLP了，而且同样地，如果主设备下发一个READ TLP，我们需要返还一个Completion TLP，也是通过AXI 接口来给给到IP核，也就是图三中最左边的那组信号线s_axis_tx，s_axis_tx的六根信号线其中除了s_axis_tx_tready以外，其他的五个信号都需要我们USER来驱动，就如同IP核驱动m_axis_rx的五个信号线一样，所以这里我就先不说了。