FPGA——verilog实现加法器(详细)
1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图verilog代码:module half_add(a,b,so,co);//半加器 input a,b;//定义两个输入 output so,co;//so为和值的输出,co为进位数据的输出 assign so=a^b;//根据真值表可得so为a,b异或逻辑后的结果 assign co=a&b;//根据真值表可得co为
原创
2020-10-20 20:55:35 ·
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