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数字IC及脚本语言
文章平均质量分 86
数字IC的一些基础知识、注意事项的记录;verdi、VCS等仿真综合工具的使用;verilog、systemverilog的学习与运用;python、shell等脚本语言的学习与运用...
低着头走上坡路
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专注数字IC、脚本语言、C/C++
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System Verilog中的线程fork...join_none的#0时延
join_none语句中使用自动变量来保存变量的拷贝。带初始化的自动变量声明在for循环的线程里运行。在每次循环中,k的一个拷贝被创建并被赋予当前的j值。**在循环完成后,#0阻塞了当前线程,因此三个线程一起运行,打印出各自拷贝的k值。**当线程运行完毕后,在当前时间片已经没有其他时间残留,SV进入下一个语句$display的执行。时延使得当前线程必须等到所有在fork…join_none语句中产生的线程执行完之后才得以运行。join_none里的线程进行调度,但是。原创 2024-04-08 15:35:42 · 287 阅读 · 0 评论 -
System Verilog的接口、程序块与断言解析
/ 定义一个序列并不能发挥作用,它必须被断言才能发挥作用// SVA在序列、 属性甚至一个断言的语句中都可以定义时钟。a ##2 b;通常情况下在sequence描述行为,在property描述时钟。原创 2024-03-14 11:13:36 · 1113 阅读 · 1 评论 -
shell脚本学习
Shell 编程跟 JavaScript、php 编程一样,只要有一个能编写代码的文本编辑器和一个能解释执行的脚本解释器就可以了。在一般情况下,人们并不区分 Bourne Shell 和 Bourne Again Shell,所以,像/bin/sh,它同样也可以改为。`#!`` 告诉系统其后路径所指定的程序即是解释此脚本文件的 Shell 程序。原创 2024-03-01 15:59:01 · 1141 阅读 · 1 评论 -
SystemVerilog数据类型学习
SystemVerilog数据类型区分及代码原创 2024-01-26 14:46:28 · 1139 阅读 · 1 评论 -
systemverilog中的program与module
为避免仿真和设计竞争问题(race condition),systemverilog中引入了program的概念原创 2024-02-27 14:26:24 · 1139 阅读 · 0 评论 -
python 正则表达式详解
步骤1.用 import re 导入正则表达式模块。2.用 re.compile()函数创建一个 Regex 对象(记得使用原始字符串)。3.向 Regex 对象的 search()方法传入想查找的字符串。它返回一个 Match 对象。4.调用 Match 对象的 group()方法,返回实际匹配文本的字符串。?匹配零次或一次前面的分组。*匹配零次或多次前面的分组。+匹配一次或多次前面的分组。{n}匹配 n 次前面的分组。{n,}匹配 n 次或更多前面的分组。原创 2024-01-31 14:26:43 · 1089 阅读 · 0 评论 -
VCS + verdi + Makefile
使用VCS + verdi +Makefile 仿真看波形原创 2024-01-23 16:12:59 · 1510 阅读 · 1 评论 -
Linux下使用ANTLR4解析SystemVerilog代码
Antlr4(Another Tool for Language Recognition)是一款基于Java开发的开源的语法分析器生成工具,能够根据语法规则文件生成对应的语法分析器,广泛应用于DSL构建,语言词法语法解析等领域。原创 2024-01-18 17:02:40 · 880 阅读 · 1 评论