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RSS订阅原创 Verilog语法
/这三句是模块端口定义，定义端口列表中的哪些变量是输入（input）、输出（output）和双向端口 （inout）以及位宽（这 里，load，clk,rst没有说明具体位宽，但是端口列表的每一个变量都进行了定义）// out,data,load,rst,clock称作端口列表，block称为端口名称。end //always语句是模块逻辑功能描述语句中的一种过程语句，还有inital过程语句、过程赋值语句等。
2023-03-29 21:44:52
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原创 if else
/如果boolean为true 的话执行完这里的代码，然后直接跳出,到方法 toast("你好")处 } else if (boolean){ //如果boolean为false 的话 继续执行后面else if。//如果boolean为true 的话执行完这里的代码，然后直接跳出,到方法 toast("你好")处} else if (boolean){}... else { //如果上面的所有if else if 都不满足的话，执行这里} toast("你好")
2023-03-29 20:30:36
28
空空如也
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