qq_44976258的博客

然而在实际中，Vivado自动布局却把时钟输入pin与MMCM布局在两个不同的Clock Region内，这实属怪异，但仔细一想，时钟输入pin是在约束文件XDC中已经固定的，唯一可变的就是MMCM的布局，按照DRC时钟规则，Vivado在自动布局的时候，应该会安排MMCM尽量靠近时钟输入pin，而事实却恰恰相反，除非这个时钟输入pin不是时钟pin而是普通pin。接着更换了一个带_MRCC后缀的时钟输入pin，重新综合，实现，再也没报[Place 30-575]这个错误了，应证了我的设想。

因而按照上图中所给的方法在Vivado Tcl Console中输入set_property -dict [list CONFIG.C_NUM_OF_PROBES {153} CONFIG.C_PROBE0_WIDTH {1} CONFIG.C_PROBE2_WIDTH {1} CONFIG.C_PROBE2_WIDTH {3} CONFIG.C_PROBE3_WIDTH {4}…

tb_inout.v为仿真双向信号所编写的testbench模块，其中例化了两个子模块，分别是master.v和slave.v，master.v功能设计为一旦检测到slave.v输出的done信号拉高，便在内部开始对时钟计数，当计数值到达512时停止计数，并对slave.v输出flag信号；而slave.v功能设计为一旦检测到master.v输出的flag信号拉高，便拉低done信号，否则done信号将持续为高电平。wire done;wire flag;join。

显然，在for循环语句中，可以使用disable语句来跳出for循环，这大大增加了编写代码的灵活性，也能确保想要实现的功能正确。事实上，不是所有的for循环都不能综合，这点增加了Verilog中可综合的电路描述代码（always、assign、if else、case），但也不是所有的for循环都可综合，只有循环次数是确定的，即循环次数不随变量改变的for循环语句才是可综合的。既然带disable语句的for循环可以编译、仿真，那么其能不能综合呢，接下来对1.B中的硬件代码进行综合，得到下图所示的电路。

近期在学习《Verilog数字系统设计教程》，发现对于书中”非阻塞赋值”的说明很是疑惑，书中关于“非阻塞赋值”的说明如下图所示（图中RHS表示赋值操作符号右边的变量或表达式，LHS表示赋值操作符号左边的变量或表达式）：看到这里，那怎么理解“赋值开始时刻”和“赋值结束时刻”呢？

Q代表三极管，也有用Tr表示的。电路板中各字母代表的含义。V代表晶体管、三极管之类。X、Y代表晶体振荡器。