- 博客(7)
- 资源 (3)
- 收藏
- 关注
原创 从零开始的PR学习之旅 -Placement
加在row和hard macro的首尾,确定每个nwell 都是nwell closed,类似一个封闭环(工艺制造要求)可测性设计,将所有或者大部分的触发器连接起来,不会改变逻辑和std cell的位置。防止CMOS的latch-up效应。修复局部有violation的地方。合理摆放所有instance。
2024-03-15 11:03:17
345
原创 从零开始的PR学习之旅 -PowerPlan
2、尽量减少routing track的资源(电源线走线资源尽量少,避免占据信号线的走线资源)1、产生一个可以满足IR Drop(电压降)、EM(电迁移)的供电网络。3、DRC clean(要做到没有DRC)
2024-03-15 10:39:04
171
原创 从零开始的PR学习之旅 -Floorplan
Guide(向导约束):“可进可出”的约束,属于该模块的单元可以放置在该范围内,也可以放在该范围外,不属于该模块的单元也可以放置在改向导范围内。3、Partial:需人为设定一个百分比值,在place之后,该区域的place density不能超过设定的百分比。Region(区域约束):“可进不可出”的约束,属于该模块的单元只能放置在指定区域内,但该区域内可以放置其他单元。Fence(限制约束):强约束,“不可进不可出”的约束,属于该模块的单元只能放置在该区域内,且不允许放置其他单元。
2024-03-15 10:18:54
1160
原创 vivado对工程“Run Synthesis”时报“synthesis failed”的解决方法
vivado对工程“Run Synthesis”时报“synthesis failed”的解决方法
2022-08-22 15:29:41
2726
1
原创 运放选取
运放:参数:1、供电电压双电源供电的功放,正负电源尽量同时接入,否则容易损坏运放2、输入偏置电流IB理想运算放大器虚断,流入反向输入端和同相输入端的电流为0。但是实际上的电流不为0,输入偏置电流IB=[(Ib+)+(Ib-)]/2。IOS定义为两个电流的差,IOS=(Ib+) -(Ib-),此参数越小越好3、噪声噪声越小越好,但无法消失再放大小信号时,必须用低噪声运放4、静态电流IQ要求低功耗的场合要特别关注此指标5、输入失调电压Vos(理想情况下=0)现实中一般Vos约为1~10mV
2020-09-16 21:02:43
395
数字电子钟仿真电路.ms14
2020-06-30
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人