![](https://img-blog.csdnimg.cn/20201014180756738.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
Verilog
HDLbits学习。
学者_
电子爱好者
展开
-
FPGA状态机模型
一、分类Mealy状态机:输出与输入有关;Moore状态机:输出与输入无关。二、状态机设计四段论1、状态空间定义parameter SLEEP = 4'b1000; //独热码parameter STUDY = 4'b0100;parameter EAT = 4'b0010;parameter AMUSE = 4'b0001;reg [3:0] current_state;reg [3:0] next_state;2、状态跳转为时序逻辑,使用非阻塞赋值,敏感列表包括时钟信号以及复原创 2021-01-18 23:21:00 · 124 阅读 · 0 评论 -
赋值语句与条件语句
一、阻塞赋值阻塞赋值与C语言中赋值方法和分析方法一模一样。二、非阻塞赋值非阻塞赋值可看作两个过程:(1)赋值开始时,计算等号右边(RHS)的值;(2)赋值结束时,更新等号左边(LHS)的值。这体现了Verilog语言并行化的特点。非阻塞赋值只能对寄存器类型变量赋值,因此只能用于initial和always块中。三、条件语句if语句对表达式的值做判断时,若为0、x或z则按假处理;若为1则为真。case语句位宽必须相等,‘bx表示32位;casez表示比较时不考虑高阻值;casex表示不原创 2021-01-18 22:35:52 · 781 阅读 · 0 评论 -
reg与wire类型数据
一、线网类型线网类型表示结构实体(如门)之间的物理连线,它不能存储值,其值由驱动它的元件决定。驱动线网变量有门、连续赋值语句和assign等,若无驱动元件连接到线网类型变量上,该变量就是高阻的,即为z。线网数据类型包括wire和tri型,常用wire型。wire data; //定义1_bit的wire型数据data二、寄存器类型寄存器类型表示一个抽象的数据存储单元,通过赋值语句可以改变寄存器存储的值。寄存器类型数据关键字为reg,reg的默认初始值为不定值x,reg只能在always和in原创 2021-01-18 22:10:00 · 2471 阅读 · 0 评论 -
vector
assign out={in[3 : 0] , 1 , 1}//It’s illegal: un sized constants.要写成:1’b1形式原创 2020-12-06 23:03:04 · 107 阅读 · 0 评论