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原创 verilog 用逻辑门实现四选一数据选择器

首先看看用逻辑功能直接实现的四选一数据选择器语句如下：module sxy( a,b,c,d,s1,s0,y ); input a ; input b ; input c ; input d ; input s1 ; input s0 ; output y ; reg y ;always @(*)begin case ({s1,s0}) 2'b00: y <= a; 2'b01: y <= b; 2'b10: y <= c; 2'