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原创 verilog报错笔记

报错的思考方向没有定义,或者定义重复标点符号缺失或是使用了中文符号接口连接错误/修改代码后接口没有计时更正在testbench文件中没有赋初值大面积报错时思考方向复位信号取反,xinlinx大部分是拉高复位,引入引脚需要取反引入大改代码后/增加删除接口后/调整模块后检查接口是否完整,所有信号都一一对应检查时钟与复位信号经验教训if后边只要有多条语句,一定使用begin-end多条数据在一个always语句中一起报错，可能是always的关键词出了问题仿真结果为x可能的