FPGA学习之------FIFO IP核

于 2024-05-22 17:30:58 发布
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Vivado2019.1仿真FIFO ip,存储255个数据再读出。

1：fifo ip核复位信号rst是高电平有效

2：wr_data_count延迟写入数据一个周期

3：wr_rst_busy信号出现不定态是正常的，信号会被正常读取

仿真FIFO时，wr_rst_busy信号出现未知态的原因
http://www.corecourse.cn/forum.php?mod=viewthread&tid=29541
(出处: 芯路恒电子技术论坛)
 

4：almost_full相对full提前一个周期

5：读出的数据和valid信号延迟rd_en一个周期

6：almost_empty提前empty一个周期

qq_46388370
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