用logisim设计交叉耦合电路时遇到的红线问题

rankies

于 2021-04-29 01:30:38 发布

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分类专栏：笔记文章标签：经验分享触发器

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交叉耦合电路在logisim中很可能出现红线，这其实很正常
输出端出现红线

该主从D触发器是上升沿的，在logisim里最初会产生红线，从而在之后其他电路中使用该触发器时输出端都会产最初生红线，很可能导致线上实验系统判错

在这里插入图片描述

该下降沿主从D触发器，红线产生在第一个D触发器的输出，而最后的输出（一开始）却没有出现红线，主要原因与时钟信号的值有关，具体我们看D触发器的具体实现：

在这里插入图片描述

在这里插入图片描述

从上面两张图不难看出，clk=0的时候，最开始是红线，clk=1时，红线消失，Q的值变为0，之后若再将clk=0，也不会出现红线。

使用logisim设计电路时，应尽量避免在设计之后会用到的电路时，其输出拟真时最初出现红线，

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