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RSS订阅原创 VL40 占空比50%的奇数分频
第一反应是写一个双边沿触发的计数器，参考HD Dualedge思路。题解给的思路更好，加了一个计数器，解决问题（画一下波形图易得）设计一个同时输出7分频的时钟分频器，占空比要求为50%输入信号 clk_in rst。输出信号 clk_out7。
2024-02-27 12:26:01
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原创 牛客：VL29 信号发生器
请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。wave_choise：2比特位宽的信号，根据该信号的取值不同，输出不同的波形信号。请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能。wave：5比特位宽的信号，根据wave_choise的值，输出不同波形的信号。rst_n：异步复位信号，低电平有效。
2024-02-22 11:57:22
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空空如也
空空如也
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