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RSS订阅原创 FPGA偶数，奇数，小数分频
频率的减小也就是周期增大，十分频，所以5MHZ一个周期是50MHZ的十个周期，因为我们为偶分频，所以在计数记到第5个数时给时钟取反，就可以实现一个周期为系统时钟的十个周期。我们采用上升沿触发计数。在得到clk_out1时钟的基础上，我们将clk_out1时钟延时一个周期的到clk_out2时钟(一定时将clk_p和clk_n延后相与得到clk_out2)，然后将clk_out1与clk_out2进行同或处理，即可得到clk_out。在采用下降沿触发，计五个数，前三为高，后二为低，得到clk_neg时钟。
2022-08-20 00:10:00
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原创 FPGA引脚利用脚本文件添加错误去除方法
1.利用脚本文件更改自己所需要用到的引脚（删掉不需要的引脚，留下自己能用到引脚）5.添加成功点击Assignments里面的pinPlanner查看。3.打开工程点击Tools选择tclScripts。1.点击RemoveAssignments。3.已添加引脚去除，重复第一步重复添加即可。FPGA引脚利用脚本文件添加错误去除方法。4.点击选择修改后的脚本文件再点击run。2.将修改后的文件放在工程存放文件夹。二、添加错误如何去除。.........
2022-07-22 17:24:25
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空空如也
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