MIPS指令集单周期CPU设计与实现(Verilog)
单周期CPU数据通路
数据通路中各模块代码
PC(程序计数器)
module PC #(parameter WIDTH=32)(
//author:XJTU mry
input clk,reset,
input [WIDTH-1:0] d,
output reg[WIDTH-1:0] q
);
always @(posedge clk,posedge reset)
if(reset)q<=0;
else q<=d;
endmodule
原创
2021-04-26 21:32:44 ·
7868 阅读 ·
2 评论