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RSS订阅原创 Xilinx的IP核gig_ethernet_pcs_pma例化案例
Xilinx的IP核gig_ethernet_pcs_pma例化案例1G/2.5G Ethernet PCS/PMA or SGMII v16.1IP核例化计数开头的55,判断1000M或者100M以太网数据异步缓存FIFO总结1G/2.5G Ethernet PCS/PMA or SGMII v16.1废话不BB，直接用。手册看完，一礼拜没理解透。理解出现偏差。最后实验出真知。IP核例化gig_ethernet_pcs_pma_0 gig_ethernet_pcs_pma_0 ( .gtref
2021-09-02 16:13:43
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原创 FPGA，关于Quartus的FIFO的端口wr_data_count和rd_data_count时序问题
一、FPGA，关于Quartus的FIFO的端口wr_data_count和rd_data_count时序问题fFIFO的物理解释。内部有写地址指针寄存器和读地址指针寄存器。里面的值循环自增。有个data_count寄存器，值是表示实际数据的数量。用写地址减去读地址wr_data_count是一个写时钟触发的寄存器rd_data_count是一个读时钟触发的寄存器第一步：写时钟或读时钟上升沿。写地址指针寄存器输出，给出地址，写入数据。同时寄存器的值+1。或者，读地址指针寄存器输出，给出地址，读
2020-08-30 17:59:15
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空空如也
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