qq_52194830的博客

在上一篇中已经用test1进行了测试，下面再用test2和test3进行测试。test2修改ROM中的初始化数据如下：若正常运行，程序将在20H处停止。initial begin memrory[0] = 8'b101_11000; //00 memrory[1] = 8'b0000_0001; memrory[2] = 8'b011_11000; //02 memrory[3] = 8'b0000_0010; memrory[4] = 8'b100_11000; //

1、外围模块为了对RISC_CPU进行测试，需要有存储测试程序的ROM或RAM、地址译码器。（1）地址译码器地址译码器用于产生选通信号，选通ROM或RAM。module addr_decoder( input [12:0] addr, output reg rom_sel, output reg ram_sel );// 1FFFH ----- 18000H RAM// 17FFH ----- 00000H ROMalway

备注本文中部分内容直接从夏宇闻老师的《Verilong数字系统设计教程》“简化的RISC_CPU设计”一章中摘取出来，在此基础上添加了自己的东西，仅记录自己的学习过程。1、RISC_CPU拆分时钟发生器指令寄存器累加器算术逻辑运算单元数据控制器状态控制器程序计数器地址多路器2、时钟发生器的实现（1）时钟发生器利用外部时钟信号生成一系列时钟信号clk1,fetch,alu_ena并送往CPU的其他部件。fetch:控制信号，clk的8分频信号当fetch为高电平时，使clk能触