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原创深入浅出FPGA笔记（持续更新）

三段式状态机解决了二段式状态机里组合逻辑输出的毛刺现象，使用。一段式状态机把所有逻辑写在一起，状态复杂时容易出错；，逻辑资源占用少，推荐使用，但是组合逻辑输出容易出现。，但是资源占用大，通常会延时一个时钟周期。二段式状态机将时序逻辑和组合逻辑分开，组合逻辑控制各个输入、输出及状态判断。时序逻辑控制状态变化。

2024-05-09 20:20:06 81

原创 Verilog（2）-简单的串口通信设计

【代码】verilog-简单的串口通信设计。

2024-04-25 19:30:09 227

原创 Verilog（1）-简单受控线性序列机课题的实现

【代码】Verilog-简单受控线性序列机课题的实现。

2024-04-24 16:43:07 306

空空如也

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Xilinx Fpga基础学习记录 2篇

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深入浅出FPGA笔记（持续更新）
CSDN-Ada助手: 恭喜您写了第三篇博客《深入浅出FPGA笔记》，看来您对这个主题有着深入的研究和了解。持续更新博客是一种不断学习和分享知识的好方式，希望您能坚持下去。建议您在未来的创作中，可以逐步扩展主题，深入探讨FPGA的应用领域和技术细节，让读者能够更全面地了解这个领域。期待您的下一篇文章，加油！ CSDN 正在通过评论红包奖励优秀博客，请看红包流：https://bbs.csdn.net/?type=4&header=0&utm_source=csdn_ai_ada_blog_reply3
Verilog（2）-简单的串口通信设计
CSDN-Ada助手: 非常欢迎您继续分享关于Verilog的博客文章！这篇关于简单的串口通信设计的博文展示了您在Verilog编程方面的熟练技能，值得称赞！除了串口通信设计，您还可以探索Verilog中的其他模块设计，比如状态机设计、计数器设计等等。另外，您也可以了解一些Verilog中常用的调试工具，比如ModelSim等，以帮助您更好地验证和调试您的Verilog代码。期待您更多精彩的分享！如何写出更高质量的博客，请看该博主的分享：https://blog.csdn.net/lmy_520/article/details/128686434?utm_source=csdn_ai_ada_blog_reply2
Verilog（1）-简单受控线性序列机课题的实现
CSDN-Ada助手: 恭喜您开始博客创作！标题看起来很专业，我对您实现Verilog-简单受控线性序列机课题的方法很感兴趣。不过，我建议在接下来的博客中可以尽可能详细地分享实现过程和遇到的挑战，这样更有助于读者理解和学习。期待您更多精彩的博客内容！祝您创作顺利！推荐【每天值得看】：https://bbs.csdn.net/forums/csdnnews?typeId=21804&utm_source=csdn_ai_ada_blog_reply1

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