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RSS订阅原创 Verilog学习笔记-hdlbits刷题练习(Vectors部分-Vector2:,,)
建立一个有两个 3 位输入的电路，计算两个矢量的位-OR、两个矢量的逻辑-OR 和两个矢量的逆（NOT）。将 b 的逆值置于 out_not 的上半部分（即位 [5:3]），将 a 的逆值置于下半部分。给定五个 1 位信号（a、b、c、d 和 e），计算 25 位输出向量中所有 25 个成对的 1 位比较。如果比较的两个位相等，输出应为 1。注意 {num{vector}}这样才是一个完整的连接，而不是num{vector}连接运算符 {a,b,c} 用于将一个向量的较小部分连接起来，从而创建更大的向量。
2024-05-15 01:30:41
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原创 Verilog学习笔记-hdlbits刷题练习(Vectors部分-Vector0,1)
声明了一个名为 w 的 8 位矢量，在功能上等同于。隐式网络由于总是单位导线，导致在使用矢量时会出错，可以使用 `default_nettype none 指令禁止创建隐式网。将整个 4 位向量 a 赋值给整个 8 位向量 w（声明取自上文）。在 Verilog 中，可以通过assign语句或将未声明的内容附加到模块端口来隐式创建网络类型信号。有个疑问，上面声明的[0:7]b 那高四位是哪四位？），可以使得，第二行代码不能用，使得错误更加明显。打包阵列声明在名称之前，非打包阵列声明在名称之后。
2024-05-14 23:55:00
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原创 Verilog学习笔记-hdlbits刷题练习
verilog语言是FPGA/数字IC的入门基础，和其他编程语言一样需要多刷多练，下面就推荐一个刷题网站：HDLBits (01xz.net) output zeroVerilog LanguageBasics wire 一种数据类型，类似于导线，一个驱动的结果传给导线，通过导线传递，此处传递为单向。就具体语言而言是将导线右边的值源源不断传给左边。不需要关注谁传入数据，和数据传给谁，只需要关心模块内部操作，连接输入输出。assign 并不代表赋值，而是表示导线建立连接，建立
2024-05-13 18:59:22
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空空如也
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