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计算机组成原理
文章平均质量分 92
程序员_yw
这个作者很懒,什么都没留下…
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异常和中断
现代计算机中都配有完善的异常和中断处理系统,CPU的数据通路中有相应的异常检测和响应逻辑,外设接口中有相应的中断请求和控制逻辑,操作系统中有相应的中断服务程序。原创 2023-05-19 21:59:59 · 2308 阅读 · 1 评论 -
Cache;高速缓冲存储器
在多体并行存储系统中,由于IO设备向主存请求的级别高于CPU访存,这就出现了CPU等待IO设备访存的现象,导致CPU空等一段时间,甚至等待几个周期,从而降低了CPU的工作效率,为了避免CPU和IO设备争抢访存,可在CPU与主存之间加一级缓存,这样主存可将CPU要取的数据提前送到缓存,一旦主存在与IO设备交换时,CPU可直接从缓存中读取所需的数据,不必空等而影响效率。另一方面Cache 也可以来解决主存与CPU速度的不匹配问题。根据程序运行的局部性原理,虽然Cache的容量远小于主存。原创 2023-04-17 22:21:57 · 1890 阅读 · 0 评论 -
主 存储器
实际上在主存储器运作时,根据MAR中的地址访问某个存储单元时,还需经过地址译码、驱动等电路才能找到所需的访问单元。读出时需经过读出放大器,才能将被选中单元的存储字送到MDR。写入时,MDR中的数据也必须经过写入电路才能真正写入被选中的单元中现代计算机的主存都是由半导体集成电路构成,上图中的。存储芯片和CPU芯片通过总线相连。要从存储器中读出某一信息时,先由CPU将该字的地址送到MAR,经地址总线送至主存,然后发出读命令。原创 2023-04-16 14:12:10 · 2027 阅读 · 0 评论 -
存储器概述
由于超大规模的集成电路制作技术,使CPU的速度变得惊人的高,而存储器的取数和存数的速度很难和它适配,这使得计算机系统的运行速度在很大的程度上受存储速度的制约。此外,由于I/O设备不断增多,如果它们与存储器交换信息的方式都是通过CPU来实现,这将大大降低CPU的工作效率。为此出现了I/O与存储器的直接存取方式(DMA),这也使存储器的地位更为突出。原创 2023-04-14 20:05:19 · 1056 阅读 · 0 评论 -
总线的控制
由于总线上连接着多个部件,什么时候由哪个部件发送信息,如何给传送信息定时,如何防止信息丢失,如何避免多个部件同时发送,如何规定接受信息的部件等一系列问题都需要由总线控制器统一管理。它主要包括判优控制(仲裁逻辑)和通信控制。原创 2023-04-12 16:07:42 · 1484 阅读 · 0 评论 -
为什么CPU需要时钟
上面这个图的方波就是一个脉冲,类比于人类的脉搏跳动。一个脉冲称之为CPU的一个时钟信号,或者时钟脉冲。一个脉冲周期就叫CPU时钟周期,一个时钟周期内时钟信号震荡一次。接下来我们先来看这个电路图:在上图中,起初AB1时,Q0.当输入信号发生变化时,逻辑元件不会立即对输入变化做出反应,会有一个传播时延(propagation delay)。当这个B变化为0时,由于B也作为XOR直接输入,所以XOR异或门会立即感知一个输入变化为0的状态变化,XOR输出变为了1。原创 2023-04-10 20:55:16 · 1641 阅读 · 0 评论