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RSS订阅原创 2021-06-28
第n实验堆栈设计1.课程设计目的掌握层次化建模的设计方法，能够利用学习过的知识来编写具有一定功能的电路，能够熟练使用各种开发软件完成设计的仿真和硬件实现，最终的设计能够在开发板中经过实际操作验证无误，完成整个设计流程。2.课程设计题目描述和要求本课程设计要求完成一个堆栈，具有如下功能。（1）堆栈实际是一个先进后出的存储器，所以算法是 LIFO。（2）具有进栈和出栈命令，分别将数据压入堆栈或把数据取出堆栈。（3）在堆栈的实际操作过程中，一般不能同时进行进栈和出栈操作。3.设计思想和过程堆栈和设计和同步
2021-06-28 11:31:44
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原创 2021-06-28
第n次实验实验代码:module Add. fll unit delay (output c out, sum, inputa,b,c in);wire w1,W2, w3;Add hall unit. delayM1 (w2,w1, a, b);Add half. unit. _delayM2 (w3, sum, w1,c _in);or #1 M3 (c. out, w2, w3):endmodulemodule Add half. unit delay (output c out, sum, i
2021-06-28 11:26:16
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原创 2021-06-28
第n次试验全加器建模实验代码:设计代码:module add4(s,COUT,CIN,X,Y);output COUT;output [3:0] s;intput [3:0]X,Y;reg [3:0] s;reg cour;always e(X,Y,CIN){COUT,S}=X+Y+CIN;endmodule测试代码:module tb-41;wire COUT;wire [3:0] S;reg CIN;reg [3:0]X,Y;initialbeginX=4b0000;Y=4b0000;CIN
2021-06-28 11:24:29
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原创 2021-06-26
第n次实验实验内容:独热码状态机、移位除法器模型、SR锁存器延迟模型。独热码状态机测试代码:module my_rs (reset,set,q,qbar);input reset,set;output q,qbar;nor # (1) n1 (q,reset,qbar);nor # (1) n2 (qbar,set,q);endmodule仿真结果:SR锁存器延迟模型实验代码:module div2(clk, reset, start, A, B, D, R, ok, e
2021-06-26 20:26:46
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原创 2021-06-04
实验六第一个使用Verilog HDL的实际工作中,有两项工作是必要的:设计所需要的功能模块和验证所设计模块的正确性。设计所需要的功能模块就是前文中所说的设计模块,它要考虑到所写代码到最终电路的转化问题;验证所设计模块的正确性则是编写测试模块,如同之前每个实例设计模块后面所给出的模块一样,它的目的是对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。第二个如果待测试的设计文件是一个时序电路,由于需要时钟信号和复位信号,以及一些模块间的交互信号,测试模块的编写就变得复杂一些,这时
2021-06-04 17:00:27
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原创 2021-05-21
第五次实验课上的两个实验例题1建立一个2-4译码器的门级模型,有数字电路基础的读者应该不会陌生。所谓的2-4译码器就是当输入的两个信号为00、01, 10,11四种不同的组合时,输出端的四个端口可以输出唯一确定的信号来对这四种组合进行译码。作为门级建模,不需要掌握其基本功能表,只需有电路结构图就可以。图2-16所示就是2-4译码器的门级电路图。实验代码:module DEC2x4 (Z, A , B , Enable ) ;output[3:0]Z;:input A , B , Enable;w
2021-05-21 19:49:37
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