FPGA学习——电子时钟模拟（新）

已于 2023-08-03 16:44:04 修改
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文章标签： fpga开发 学习
于 2023-08-02 16:46:58 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_54347584/article/details/132065673
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博主在之前曾经编写过一篇电子时钟的博客（详情请见此篇博文），但曾经编写的电子时钟，未显示小数点位，同时当时的数码管模块是为了电子时钟而进行修改的，并没有对数码管驱动模块进行模块化处理。而此篇博文的数码管驱动已经进行了模块化处理，十分便于重复使用，在此篇博客之前的电子秒表模拟中，博主已经使用过该数码管驱动模块，因此后文不再赘述此模块（详情请见此篇博文）。

一、数码管简介

博主所用的开发板为Cyclone Ⅳ的EP4CE6F17C8，Cyclone IV开发板上的数码管一共有6个，6个数码管共用八个段选信号引脚，因此我们每次只能选择其中一个显示。

怎么解决电子时钟时、分、秒同时显示呢？要实现电子时钟首先要了解什么是余晖效应。

余晖效应一般指视觉暂留。 视觉暂留现象即视觉暂停现象（Persistence of vision，Visual staying phenomenon，duration of vision）又称“余晖效应”。只要数码管位选信号切换得足够快，数码管由亮到灭这一过程是需要一段时间的，由于时间很短，我们的眼睛是没有办法分清此时此刻数码管的状态，给人的感觉就是数码管是一直亮的。以此来达到欺骗人眼的效果，这样就可以实现同时显示时、分、秒。

二、C4开发板数码管原理图

在这里插入图片描述

三、代码实现

本项目博主一共设计了三个模块，分别为：时钟计数器模块、数码管驱动快以及顶层模块。

时钟计数器模块：

源码分析：

  • 在时钟计数器模块中，博主一共设计了四个计数器，分别为：1s基准计数器，时钟秒位计数器，时钟分位计数器，时钟小时位计数器
  • 四个计数器通过级联的方式，依次递增，从而实现时钟的计数功能
  • 如果对计数器级联较为陌生，可以参考博主开头所说的电子秒表博文，在此不再赘述
module counter_clock(
    input       wire            clk         ,
    input       wire            rst_n       ,
    
    output      wire    [23:0]  dout        ,//输出六位数码管的值
    output      wire    [5:0]   point_out    //输出小数点 
);

//参数定义
parameter MAX1S     = 26'd5000_0000 ;//1s基准单位
parameter TIME_SEC  = 6'd60         ;//秒计数器最大值
parameter TIME_MIN  = 6'd60         ;//分计数器最大值
parameter TIME_HOUR = 5'd24         ;//小时计数器最大值

//内部信号定义
reg     [25:0]      cnt_1s          ;
wire                add_cnt_1s      ;
wire                end_cnt_1s      ;

reg     [5:0]       cnt_sec         ;
wire                add_cnt_sec     ;
wire                end_cnt_sec     ;

reg     [5:0]       cnt_min         ;
wire                add_cnt_min     ;
wire                end_cnt_min     ;

reg     [4:0]       cnt_hour        ;
wire                add_cnt_hour    ;
wire                end_cnt_hour    ;

//1s基准计数器
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt_1s <= 1'b0;
    end
    else if(add_cnt_1s)begin
        if(end_cnt_1s)begin
            cnt_1s <= 1'b1;
        end
        else begin
            cnt_1s <= cnt_1s + 1'b1;
        end
    end
    else begin
        cnt_1s <= cnt_1s;
    end
end

assign add_cnt_1s = 1'b1;
assign end_cnt_1s = add_cnt_1s && cnt_1s == MAX1S - 1'b1;



//秒计数器
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt_sec <= 1'b0;
    end
    else if(add_cnt_sec)begin
        if(end_cnt_sec)begin
            cnt_sec <= 1'b0;
        end
        else begin
            cnt_sec <= cnt_sec + 1'b1;
        end
    end
    else begin
        cnt_sec <= cnt_sec;
    end
end

assign add_cnt_sec = end_cnt_1s;
assign end_cnt_sec = add_cnt_sec && cnt_sec == TIME_SEC - 1'b1;

//分钟计数器
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt_min <= 1'b0;
    end
    else if(add_cnt_min)begin
        if(end_cnt_min)begin
            cnt_min <= 1'b0;
        end
        else begin
            cnt_min <= cnt_min + 1'b1;
        end
    end
    else begin
        cnt_min <= cnt_min;
    end
end

assign add_cnt_min = end_cnt_sec;
assign end_cnt_min = add_cnt_min && cnt_min == TIME_MIN - 1'b1;


//小时计数器
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt_hour <= 1'b0;
    end
    else if(add_cnt_hour)begin
        if(end_cnt_hour)begin
            cnt_hour <= 1'b0;
        end
        else begin
            cnt_hour <= cnt_hour + 1'b1;
        end
    end
    else begin
        cnt_hour <= cnt_hour;
    end
end

assign add_cnt_hour = end_cnt_min;
assign end_cnt_hour = add_cnt_hour && cnt_hour == TIME_HOUR - 1'b1;

//dout point_out赋值
assign dout[23:20] = cnt_sec    % 10;
assign dout[19:16] = cnt_sec    / 10;
assign dout[15:12] = cnt_min    % 10;
assign dout[11:8]  = cnt_min    / 10;
assign dout[7:4]   = cnt_hour   % 10;
assign dout[3:0]   = cnt_hour   / 10;
assign point_out   = 6'b110_101     ;

endmodule

数码管驱动模块：

/**************************************功能介绍***********************************
Date	: 2023-08-01 11:08:11
Author	: majiko
Version	: 1.0
Description: 动态数码管模块（动态扫描）
*********************************************************************************/
    
//---------<模块及端口声名>------------------------------------------------------
module seg_driver( 
    input				clk		,
    input				rst_n	,
    input		[23:0]	din		,//输入6位数码管显示数据，每位数码管占4位
    input       [5:0]   point_n ,//输入小数点控制位

    output	reg	[5:0]	seg_sel	,//输出位选
    output	reg	[7:0]	seg_dig  //输出段选
);								 
//---------<参数定义>--------------------------------------------------------- 
    parameter TIME_1MS = 50_000;//1ms

    //数码管显示字符编码
    localparam NUM_0 = 7'b100_0000,//0
               NUM_1 = 7'b111_1001,//1
               NUM_2 = 7'b010_0100,//
               NUM_3 = 7'b011_0000,//
               NUM_4 = 7'b001_1001,//
               NUM_5 = 7'b001_0010,//
               NUM_6 = 7'b000_0010,//
               NUM_7 = 7'b111_1000,//
               NUM_8 = 7'b000_0000,//
               NUM_9 = 7'b001_1000,//
               A     = 7'b000_1000,//
               B     = 7'b000_0011,//b
               C     = 7'b100_0110,//
               D     = 7'b010_0001,//d
               E     = 7'b000_0110,//
               F     = 7'b000_1110;//

//---------<内部信号定义>-----------------------------------------------------
    reg			[15:0]	cnt_1ms	   	;//1ms计数器（扫描间隔计数器）
    wire				add_cnt_1ms	;
    wire				end_cnt_1ms	;

    reg         [3:0]   disp_data   ;//每一位数码管显示的数值
    reg                 point_n_r   ;//每一位数码管显示的小数点
    
//****************************************************************
//--cnt_1ms
//****************************************************************
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_1ms <= 'd0;
        end 
        else if(add_cnt_1ms)begin 
            if(end_cnt_1ms)begin 
                cnt_1ms <= 'd0;
            end
            else begin 
                cnt_1ms <= cnt_1ms + 1'b1;
            end 
        end
    end 
    
    assign add_cnt_1ms = 1'b1;//数码管一直亮
    assign end_cnt_1ms = add_cnt_1ms && cnt_1ms == TIME_1MS - 1;
    
//****************************************************************
//--seg_sel
//****************************************************************
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            seg_sel <= 6'b111_110;//循环移位实现时，需要给位选赋初值
        end 
        else if(end_cnt_1ms)begin 
            seg_sel <= {seg_sel[4:0],seg_sel[5]};//循环左移
        end 
    end

//****************************************************************
//--disp_data
//****************************************************************
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            disp_data <= 'd0;
            point_n_r <= 1'b1;
        end 
        else begin 
            case (seg_sel)
                6'b111_110 : begin disp_data <= din[3:0]  ; point_n_r <= point_n[0]; end//第一位数码管显示的数值
                6'b111_101 : begin disp_data <= din[7:4]  ; point_n_r <= point_n[1]; end
                6'b111_011 : begin disp_data <= din[11:8] ; point_n_r <= point_n[2]; end
                6'b110_111 : begin disp_data <= din[15:12]; point_n_r <= point_n[3]; end
                6'b101_111 : begin disp_data <= din[19:16]; point_n_r <= point_n[4]; end
                6'b011_111 : begin disp_data <= din[23:20]; point_n_r <= point_n[5]; end
                default: disp_data <= 'd0;
            endcase
        end 
    end

//****************************************************************
//--seg_dig
//****************************************************************
    // always @(posedge clk or negedge rst_n)begin 
    //     if(!rst_n)begin
    //         seg_dig <= 8'hff;//数码管的段选如何赋值好？
    //     end 
    //     else begin 
    //         case (disp_data)
    //             0 :  seg_dig <= {point_n_r,NUM_0};
    //             1 :  seg_dig <= {point_n_r,NUM_1};
    //             2 :  seg_dig <= {point_n_r,NUM_2};
    //             3 :  seg_dig <= {point_n_r,NUM_3};
    //             4 :  seg_dig <= {point_n_r,NUM_4};
    //             5 :  seg_dig <= {point_n_r,NUM_5};
    //             6 :  seg_dig <= {point_n_r,NUM_6};
    //             7 :  seg_dig <= {point_n_r,NUM_7};
    //             8 :  seg_dig <= {point_n_r,NUM_8};
    //             9 :  seg_dig <= {point_n_r,NUM_9};
    //             10 : seg_dig <= {point_n_r,A    };
    //             11 : seg_dig <= {point_n_r,B    };
    //             12 : seg_dig <= {point_n_r,C    };
    //             13 : seg_dig <= {point_n_r,D    };
    //             14 : seg_dig <= {point_n_r,E    };
    //             15 : seg_dig <= {point_n_r,F    };
    //             default: seg_dig <= 8'hff;
    //         endcase
    //     end 
    // end

    always @(*)begin 
        case (disp_data)
            0 :  seg_dig <= {point_n_r,NUM_0};
            1 :  seg_dig <= {point_n_r,NUM_1};
            2 :  seg_dig <= {point_n_r,NUM_2};
            3 :  seg_dig <= {point_n_r,NUM_3};
            4 :  seg_dig <= {point_n_r,NUM_4};
            5 :  seg_dig <= {point_n_r,NUM_5};
            6 :  seg_dig <= {point_n_r,NUM_6};
            7 :  seg_dig <= {point_n_r,NUM_7};
            8 :  seg_dig <= {point_n_r,NUM_8};
            9 :  seg_dig <= {point_n_r,NUM_9};
            10 : seg_dig <= {point_n_r,A    };
            11 : seg_dig <= {point_n_r,B    };
            12 : seg_dig <= {point_n_r,C    };
            13 : seg_dig <= {point_n_r,D    };
            14 : seg_dig <= {point_n_r,E    };
            15 : seg_dig <= {point_n_r,F    };
            default: seg_dig <= 8'hff;
        endcase
    end


endmodule

顶层模块：

module top_clock (
    input       wire    clk     ,
    input       wire    rst_n   ,

    output      wire    [5:0]   sel     ,//输出位选信号
    output      wire    [7:0]   seg      //输出段选信号
);

//内部信号定义
wire    [23:0]      din         ;
wire    [5:0]       point_out   ;


//计数器例化
counter_clock u_counter_clock(
   .clk         (clk      ),
   .rst_n       (rst_n    ),
   .dout        (din      ),
   .point_out   (point_out) 
);

seg_driver u_seg_driver( 
    .clk		(clk      ),
    .rst_n	    (rst_n    ),      
    .din		(din      ),
    .point_n    (point_out),      

    .seg_sel	(sel      ),    
    .seg_dig    (seg      )    
);								
    
endmodule

四、实现效果

在这里插入图片描述

五、总结

本项目与之前的电子秒表模拟并无大异，理解了数码管驱动模块的原理并自己成功编写一次后，后续再有相关数码管的项目均可直接调用此模块，无需再次编写。
除去数码管驱动模块，该项目和电子秒表一样，实际都是在训练计数器的级联。

博主在学习FPGA时曾听过一句话：FPGA实际上就是无数个计数器和状态机。因此请大家不要忽视对计数器的练习，经过电子秒表模拟和电子时钟模拟后，博主对计数器和数码管的基础知识掌握的还不错，因此撰写了几篇博文，希望对大家能有所帮助。

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02-13
WP7 AnalogClock(时钟模拟)源码 程序介绍： Windows Phone 7 Analog Clock（时钟模拟） Sample application for an Windows Phone 7 Analog Clock 一个简单的时钟模拟的应用程序
即学即会---简单易学模拟时钟 （html +css +js）
金金的博客
07-14 3181
简单易学模拟时钟（基于html，css，js） 有黑夜和白天两种效果，可自行切换。 当然你也可以点击这里看看效果demo效果???? 当然你也可以参考源码学习???? 整篇文章分三节 1、页面布局???? 布局是比较简单的，从上面展示的效果图来看，我们一个个写 1、一个切换主题的按钮 2、时钟区域 3、时间日期展示区域 <button class="toggle">黑天模式</button> //主题切换 <div class="clock-container"&
Android小实验时钟模拟器
weixin_43492850的博客
06-23 2651
实例概述：Android UI设计模拟时钟AnalogClock和数字时钟DigitalClock，在本软件中，首先展示的是AnalogClock模拟时钟，模拟时钟随系统时间的改变而更新，然后在AnalogClock下面显示的是DigitalClock数字时钟，同样随系统时间的改变而更新，在DigitalClock下面为TextView控件，此控件动态显示系统时间。 运行效果 本案例运行效果如下图所示： 3.技术实现 在本软件中实现模拟时间只需直接加入控件就可以动态显示系统时间，而实现TextView.
JavaScript练习——模拟时钟
m0_65290003的博客
11-19 238
1、将以下四张图片通过定位 ( 子绝父相 ) 的方式定位到生活中时钟的样子( clock是表盘、hour是时针、minute是分针、second是秒针 )，表盘使用相对定位( 即: position: relative );，三个针使用绝对定位 ( 即: position: absolute );2、声明一个间歇函数让时钟按照 ( 每秒 / 度 ) 自动转动，再声明三个变量来定义 transform: rotate();，设置三个钟针旋转的度数。
HTML5模拟时钟
11-13
用HTML5和CSS模拟时钟，小白学习的好例子，代码含注释。
时钟模拟器
04-22
这是用VC++6.0中的MFC平台写的一个简单的时钟模拟器，可是准确的实现动态的时钟运行，和准确的数字时间和日期显示
仿真利器——SignalTap的波形导出功能
08-04
最近在做视频解码的项目，遇到一个难题，BT656解码模块写好后，想仿真看看功能是否正确，发现更本无从下手。原因是整个解码模块只有两个输入，一个时钟，一个8位的YUV4:2:2数据流，所有的行场同步信号、消影信号、奇偶场信号都嵌在YUV数据流里。如图所示： 这种情况下，如果仅仅在tb中模拟几个输入数据来测试代码，很难看到效果，毕竟一行信号就有七百多个像素之多，而且自己模拟的数据也不具有真实性，即使是对BT656的时序烂熟于心，也难免会犯错。 那么，这种情况下，我们该怎么办呢？直接上板调试？no no !大家有没有想过如果Modelsim能直接接外部器件进行实时仿真就好了。我要说这么做是可以的，但不用接外部器件。需要用到一个我们常用的工具——SignalTap! SignalTap中其实有很多好用的功能，其中一个就是波形导出功能。具体操作如下，先选择好深度，将信号抓到，在信号附近鼠标右击，会有一个选项create signaltap II list file，点击保存后，在工程目录下会自动产生一个.txt文件，里面便是你刚抓的波形，只是全部以数字的形式出现罢了。如图所示：
FPGA实现SD卡控制器
08-22
介绍SD卡及如何使用的文章有很多，这里不再赘述，这里给大家推荐几个相关的文章都介绍的比较详细；本文重点介绍如何在SPI模式下使用SD卡，包括初始化的步骤，读写数据的操作步骤及SD卡的响应内容等，最后附上完整的工程文件及简单的仿真（模拟SD卡的.v文件目前只能够响应命令，对写入数据后的响应没有涉及，可以直接上板观察具体响应） SD2.0协议详解：命令格式、初始化/读取/写入 基于FPGA的SD卡的数据读写实现（SD NAND FLASH） SD卡的使用过程如下： SD卡初始化—— SD卡写数据（单个数据块）—— SD卡读数据（单个数据块） rtl文件夹中一共有6个.v文件，从上至下分别代表初始化时钟生成、模式选择、初始化、SD卡、SD卡写以及顶层文件。各部分介绍如下： clk_init_gen：用于生成初始化需要的时钟； mode_sel：表示目前的工作模式为初始化、SD卡写还是SD卡读； sd_init：完成SD卡的初始化； sd_read：完成SD卡的读功能； sd_write：完成SD卡的写功能 SD_top的这一部分为产生写数据，然后存入到sd_write模块的fifo中，
Actel推出首款混合信号FPGA系列，旨在取代ASIC
11-27
Actel公司日前宣布推出首款混合信号(mixed-signal)FPGA产品系列——Actel Fusion融合可编程系统芯片(PSC)，且可立即供货。Actel Fusion器件在单片可编程系统芯片中集成了混合信号模拟电路、Flash内存和FPGA架构，其应用领域包括电源管理、智能电池充电、时钟生成和管理及机电控制等。 　　以上所述应用到目前为止只能由价格高昂和耗费空间的分立模拟元件或混合信号ASIC解决方案来实现。Actel Fusion可编程系统芯片则为系统开发带来许多崭新功能，允许设计人员在单个器件中集成多项功能，并在现场或深入生产过程中提供升级的灵活性。Actel Fusion器件
当前时间（模拟数字时钟）
LXY的博客
03-18 1945
&lt;!DOCTYPE html&gt; &lt;html lang="en"&gt; &lt;head&gt; &lt;meta charset="UTF-8"&gt; &lt;meta name="viewport" content="width=device-width, initial-scale=1.0"&gt;
时间显示(模拟时钟)
qq_45911604的博客
03-18 310
时间显示 效果展示： 代码展示： <!DOCTYPE html> <html lang="en"> <head> <meta charset="UTF-8"> <meta http-equiv="X-UA-Compatible" content="IE=edge"> <meta name="viewport" content="width=device-width, initial-scale=1.0">
时钟模拟(继承）
还是学不会
05-21 1424
题目描述 定义计数器类，包含保护数据成员value,公有函数increment计数加1。 定义循环计算器继承计数器类，增加私有数据成员：最小值min_value，max_value, 重写公有函数increment，使得value在min_value~max_value区间内循环+1。 (因为基类(计数器类)中的virtual void increment()功能只有将value的值+1，显然是不带形参的，那它的派生类(计算器类)重写后的函数为：void increment()，所以在不能接收和返回
fpga数字时钟verilog设计实验目的
12-15
FPGA数字时钟Verilog设计实验的目的是让学生通过纯Verilog编程实现数字时钟的设计，掌握FPGA数字时钟的设计原理和方法，了解FPGA数字时钟的应用场景和实现过程，提高学生的FPGA设计能力和实践能力。此外，该实验还可以帮助学生深入理解数字电路的基本原理和设计方法，提高学生的数字电路设计能力和实践能力。

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