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原创 参数化多数电路

1.设计所需要的功能模块2.验证所设计模块的正确性3、目的是对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。4.代码:module Majority_4b(output reg Y,input A,B,C,D); always@(A,B,C,D)begincase({A,B,C,D})7,11,13,14,15: Y=1;default Y=0;endcaseendendmodulemodule Major...

2021-07-01 16:18:55 96

原创 平常实验(第二次)

1.设计所需要的功能模块2.验证所设计模块的正确性3、目的是对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。4.代码:module Counter(Q,CLK,PESET);0utput [2:0] Q;input CLK,RESET;reg [2:0];always @(posedge CLK)if(RESET)Q<=0;else if (Q==6)Q<=0;elseQ<=Q+1;...

2021-06-28 21:34:35 57

原创 选题五 篮球24秒计时

一、课程设计目的 掌握层次化建模的设计方法,能够利用学习过的知识来编写具有一定功能的电路,能够熟练 使用各种开发软件完成设计的仿真和硬件实现,最终的设计能够在开发板中经过实际操作验证无误,完成整个设计流程。二、课程设计题目描述和要求本课程设计的代码需具有如下功能。(1)具有24s倒计时功能。(2)设置外部操作开关,控制计时器的直接清零、启动和暂停/连续功能。(3)计时器为24s递减时,计时间隔为1s。(4)计时器递减到零时,数码显示器不能灭灯。实验代码:modul...

2021-06-27 21:18:08 552 1

原创 考试第一题 BDC转换为7段代码的译码器

一、实验目的: 1.学习Verilog HDL文本文件进行逻辑设计输入 2.学习设计仿真工具的使用方法二、实验内容: 将设计好的VHDL译码器程序在modlesim上进行、编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形。三、实验步骤: 步骤一:在file中新建一个library,再在library里建立一个项目,都取名好,最后文件的取名为seg7。 步骤二:输入代码 ...

2021-06-27 21:04:28 383

原创 2021-06-11

1.设计所需要的功能模块2.验证所设计模块的正确性3、目的是对设计模块的功能做尽可能全面的验证,确保设计模块所描述的功能都是正确的。4.代码:

2021-06-14 14:10:35 49

原创 2021.6.11

移位除法器模型1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:modulemy_rs(reset,set,q,qbar);inputreset,set;outputq,qbar;nor#(1)n1(q,reset,qbar);nor#(1)n2(qbar,set,q);endmodule...

2021-06-14 13:56:22 41

原创 2021.6.11

独热码状态机1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:moduleex8_1(clock,reset,x,y1,y2);inputclock,reset;inputx;outputy1,y2;regy1,y2;reg[3:0]cstate,nstate;parameters0=4'b0001,s1=4'b0010,s2=4'b0100,s3=4'b1000;always@(posedgeclock...

2021-06-14 13:52:46 44

原创 2021-06-04

Verilog HDL 测试模块1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en) begin dout=8’b1111_1111; ex=1’b1; endelsebegincase(din)3’b000:begin do

2021-06-14 13:39:02 56

原创 2021-06-04

一、实验内容和目的:目的:掌握时序逻辑电路的设计与测试方法内容:1、根据设计要求设计一个时序逻辑电路 2、对所设计的时序逻辑电路进行测试,验证试验的准确性二、实验地点:实验室三、实验中存在问题或重难点:时序逻辑电路的设计步骤、方法四、实验过程: 1、运用modelsimj完成实验 2、打开modelsim建立工程及项目。确保建立的项目要在建立的工程里,不然下一步的进行将会无法完成...

2021-06-14 13:17:18 73

原创 主从D触发器的门级建模

实验:用modelsim完成主从D触发器的门级建模主从D触发器的电路图实验步骤:一、打开modelsim新建一个project MSDFF2、新建一个文件名为MSDFF的Verilog的文件名,建好后打开文件输入代码,进行编译代码1moduletb_23;regd;regclk;wireq,qbar;initialclk=0;always#5clk=~clk;initialbegind=0;#7d=1;#4d=0;#9d=1...

2021-05-30 22:16:50 692

原创 Modelsim工程仿真流程

采用建立工程的方式进行仿真创建工程一、

2021-05-30 21:52:01 248

原创 2021-05-07

实验2-1或实验4-1第一【实验目的】:学习4位加法器的门级建模和Verilog Modelsim仿真第二【实验工具】Quartur ii软件和modlsim软件。第三【实验过程】:第一步:打开Quartyr ii。第二步:新建“Hew Project Wizard”。第三步:将代码输入到“Venliog HDL Flie”。第四步:保存。第五步:编译。第六步:生成测试文件。第七步:进行仿真。第八步:进行调试。第四【实验截图】2-1截图...

2021-05-07 22:35:30 51

2021年6月杨平福和王培华数字逻辑电路实验论文(1).doc

大学生数字逻辑电路实验论文

2021-07-05

空空如也

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