Verilog
qq_56103573
这个作者很懒,什么都没留下…
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Count clock
原创 2023-08-22 15:27:16 · 35 阅读 · 1 评论 -
Bcdadd100
该题用always中的for无法通过,原因:always语句不支持重复实例化的语法.用 generate 语句进行多个模块的重复例化.原创 2023-08-17 09:43:29 · 47 阅读 · 1 评论 -
ADDER100i
原创 2023-08-16 16:29:16 · 37 阅读 · 1 评论 -
HDLbits刷题记录
module adddsub原创 2023-08-16 10:24:03 · 61 阅读 · 1 评论 -
HDLbits刷题记录
Module cseladd原创 2023-08-16 10:00:26 · 36 阅读 · 1 评论