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RSS订阅原创 Verilog HDL数字系统设计及仿真
1.实验代码第一段module digital(TimerH,TimerL,over,Reset,Stop,clk);output [6:0]TimerH;output [6:0]TimerL;output over;input Reset;input Stop;input clk;wire [1:0]H;wire [3:0]L;wire clk_1;fenpin UO (.clk(clk),.clk_old(clk_1));basketballtimer U1(over,
2021-06-28 16:09:19
676
原创 VerilogHDL高级数字设计仿真实验
1.建立工程，建立新项目2.输入代码module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire w1,w2,w3;ADD_half_unit_delay M1(w2,w1,a,b);ADD_half_unit_delay M2(w3,sum,w1,c_in);or #1 M3(c_out,w2,w3);endmodulemodule ADD_half_unit_delay (outpu...
2021-06-28 15:32:45
354
原创 verilog HDL 仿真 实验一
1.设立新项目2.建立verilog HDL 文件3.输如代码进行仿真4.运行成功6.视频链接https://www.bilibili.com/video/BV1Rv411n7sh?share_source=copy_web
2021-06-27 14:20:57
348
原创 2021-05-22
依据代码进行仿真一.1.module seg7(hex,leds);input [3:0]hex;output reg[1:7]leds;always @(hex)case(hex) //abcdefg0:leds=7'b1111110;1:leds=7'b0110000;2:leds=7'b1101101;3:leds=7'b1111001;4:leds=7'b0110011;5:leds=7'b1011011;6:leds=7'b1011111;7:leds=7'b11100
2021-05-22 09:39:21
110
空空如也
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